[VHDL编程] ddr_sdr_latest.tar

说明：DDR 控制器 control verilog/vhdl 源代码 -ddr control source of verilog /vhdl
<陈成> 在 2025-02-07 上传 | 大小：79kb | 下载：0

[VHDL编程] xilinx_pci_exp_downstream_port

说明：//-- Copyright(C) 2005 by Xilinx, Inc. All rights reserved. //-- This text contains proprietary, confidential //-- information of Xilinx, Inc., is distributed //-- under license from Xilinx, Inc., and may be used,
<wang> 在 2025-02-07 上传 | 大小：2kb | 下载：0

[VHDL编程] ds180_7Series_Overview

说明：赛灵思7系列的FPGA的概览PDF，官方原版文档，没有进行任何修改以及注释。供大家下载参考-Xilinx 7 Series FPGA overview PDF, official original document, without any modifications and comments. For you to download reference
<wang> 在 2025-02-07 上传 | 大小：245kb | 下载：0

[VHDL编程] ug_rsii

说明：Reed-Solomon II MegaCore Function user guide，altera的RS II编解码的宏功能模块的用户手册，是RS的升级版的IP，但大体使用一样。-Reed-Solomon II MegaCore Function user guide, altera s RS II codec macro function module user manual is an upgraded version of t
<wang> 在 2025-02-07 上传 | 大小：392kb | 下载：0

[VHDL编程] m7000

说明：ALTERA MAX EPM7000 series CPLD full datasheet
<Nibelungh> 在 2025-02-07 上传 | 大小：780kb | 下载：0

[VHDL编程] CycloneII-VerilogV

说明：Altra CyloneII Verilog文件，共有18个工程，包括标准键盘、串口、VGA、EEPROM、LCD1602等操作源码-Altra CyloneII Verilog files,include keyboar.com.VGA、EEPROM、LCD1602 operation surce codes
<天天向上> 在 2025-02-07 上传 | 大小：14.01mb | 下载：0

[VHDL编程] RCQ208_V3_24TFT

说明：Quartus NIOS例程，控制320*240TFT液晶显示，包括汉字、字符显示及显示缓存SDRAM控制驱动-Quartus NIOS routines, control 320* 240TFT LCD, including Chinese characters, character display and display control drive cache SDRAM
<天天向上> 在 2025-02-07 上传 | 大小：15.62mb | 下载：0

[VHDL编程] emifa_ram

说明：FPGA与DSP的EMIF通信，EMIF的RAM这方面相应的程序-FPGA and DSP EMIF communication
<jijie> 在 2025-02-07 上传 | 大小：2kb | 下载：0

[VHDL编程] ReactionTimer

说明：Reaction Timer verilog code, can be downloaded on texas NEXYS2 or NEXYS3 board to test the reaction time by pressing the buttons.
<WPI> 在 2025-02-07 上传 | 大小：3kb | 下载：0

[VHDL编程] FIFO

说明：This a simple example of FIFO(first in and first out) module written in verilog code-This is a simple example of FIFO (first in and first out) module written in verilog code
<WPI> 在 2025-02-07 上传 | 大小：10kb | 下载：0

[VHDL编程] PNgenerator

说明：This is a simple example of PNgenerator which use the clock signal inside the NEXYS3 board.This is basically a 8-bit PN number added by 256. The initial value cannot be all zeroes.
<WPI> 在 2025-02-07 上传 | 大小：9kb | 下载：0

[VHDL编程] Binary_to_BCD_Converter

说明：This is a binary to BCD convert designed by using the “shift and add-3 algorithm”. The verilog code of basic cell add-3 is also included in this file.
<WPI> 在 2025-02-07 上传 | 大小：9kb | 下载：0