资源列表
[VHDL编程] seg7_driver
说明:verilog七段数码管驱动,显示内容可以自己更改。-verilog segment digital tube driver<毛昱枫> 在 2025-03-18 上传 | 大小:175kb | 下载:0
[VHDL编程] Basys2UserTest
说明:由digilent生产的basys2开发板用户测试程序VHDL版-Produced by the digilent basys2 development board user testing procedures VHDL version<毛昱枫> 在 2025-03-18 上传 | 大小:357kb | 下载:0
[VHDL编程] jpegencode_latest.tar
说明:fpga verilog 实现jpeg ip核编码器-fpga verilog forjpeg encode ipcore<wanghaiwei> 在 2025-03-18 上传 | 大小:204kb | 下载:0
[VHDL编程] ZRtech-CORE
说明:淘宝卖家ZRTECH核心板的程序与PDF说明-ZRTECH core board procedures and instructions PDF<cheng> 在 2025-03-18 上传 | 大小:5.87mb | 下载:0
[VHDL编程] shift_register8
说明:XilinxFPGA Verilog 8位的移位寄存器-XilinxFPGA Verilog 8-bit shift register<小波> 在 2025-03-18 上传 | 大小:224kb | 下载:0
[VHDL编程] flipflop_d
说明:Xilinx Verilog D触发器 绝对好用-Xilinx Verilog D flip-flop is absolutely easy<小波> 在 2025-03-18 上传 | 大小:401kb | 下载:0
[VHDL编程] 8-way-Responder
说明:8路抢答proteus 说明:1,该抢答器,复位时刻,显示计时位0秒. 2,待主持人宣布完问题后,按下开始计时按钮,则等待8位选手抢答: 若有人抢答,则在显示屏上显示出选手编号,让其回答问题,并倒计时20S,限制20S的作答时间;若无人抢答,则重新开始计时,这时需要主持人再次按下开始按钮; 3,在这之前,若主持人还未宣布开始,若有人抢答,则宣布犯规,并且显示出相应的选手号码,给出相应的惩罚;-8-wa<祖兴水> 在 2025-03-18 上传 | 大小:73kb | 下载:1