[VHDL编程] jcq

说明：max+plusII下的各种功能的计数器vhd-under the various functions of the counter vhd
<李清> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] jiaotongdeng

说明：一个用VHDL编写的在CPLD上实现模拟交通灯的程序源代码-a VHDL prepared by the CPLD on the analog signal source code
<田冰> 在 2024-10-06 上传 | 大小：394240 | 下载：0

[VHDL编程] watch2

说明：vhdl实现watchdog，在逻辑中可以加入本模块，实现看门狗。-VHDL achieve watchdog, the logic of the modules can be added to achieve watchdog.
<> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] 20060412183015974

说明：是关于dct的Verilog HDL源代码和测试程序-on the Verilog HDL source code and testing procedures
<凌风> 在 2024-10-06 上传 | 大小：30720 | 下载：0

[VHDL编程] traffic_light

说明：一个用verilog编写的模拟交通灯控制的源代码。模拟在十字路口的双向交通灯。-a prepared using Verilog simulation of traffic lights to control the source code. Simulation at the crossroads of two-way traffic lights.
<江河> 在 2024-10-06 上传 | 大小：6144 | 下载：0

[VHDL编程] sdramusevhdl

说明：sdram的vhdl实现 本文介绍了sdram的控制时序特征，并介绍了采用vhdl语言实现的sdram控制器的关键技术-SDRAM This paper introduces the realization of SDRAM timing control features, and introduces the VHDL language SDRAM controller of the key technologies
<cxr> 在 2024-10-06 上传 | 大小：84992 | 下载：0

[VHDL编程] fft_debug

说明：能进行32位浮点数fft运算的VHDL描述。-can float for 32 fft Operational VHDL descr iption.
<liuqifeng> 在 2024-10-06 上传 | 大小：135168 | 下载：1

[VHDL编程] scu_all_fpga

说明：大型嵌入式设备FPGA程序，verilog HDL语言，实现DLL和PCM码流分流。-large embedded FPGA procedures, Verilog HDL, DLL and achieve PCM stream diversion.
<chenlei> 在 2024-10-06 上传 | 大小：3072 | 下载：0

[VHDL编程] addch1

说明：用vhdl语言设计CPU中的一部分：加法器的设计，包括多种加法器的设计方法！内容为英文-design using VHDL language part of the CPU : Adder design, Adder including multiple design! As for the English
<qindao> 在 2024-10-06 上传 | 大小：393216 | 下载：0

[VHDL编程] mul6

说明：用vhdl语言设计CPU中的一部分：乘法器的设计，包括多种乘法器的设计方法！内容为英文-design using VHDL language part of the CPU : multiplier design, Multiplier including multiple design! As for the English
<qindao> 在 2024-10-06 上传 | 大小：462848 | 下载：0

[VHDL编程] DesignCompiler

说明：Design Compiler使用简要说明,说明了用这一工具进行综合的过程 -use Design Compiler brief statement, the use of this tool for integrated process
<qindao> 在 2024-10-06 上传 | 大小：1309696 | 下载：0

[VHDL编程] clockv

说明：使用Verilog语言编写的数字钟程序.有慢校时,快校时,闹钟等功能.-use Verilog language prepared by the digital clock procedures. Schools are slow, quick school, alarm clock functions.
<刘吉> 在 2024-10-06 上传 | 大小：5120 | 下载：0