资源列表
[VHDL编程] CUS_SPI-VHDL
说明：此为VHDL的SPI通信代码，全部在一个压缩包中，请仔细阅读后再使用．-this as VHDL code SPI communication, all in a compressed package, please read carefully before use.<藏瑞> 在 2024-10-07 上传 | 大小：4096 | 下载：0
[VHDL编程] CRC-Verilog
说明：此是进行循环冗余效验的Verilog编码，适合多种标准，如CRC16-this Cyclic Redundancy is well-tested Verilog code for a variety of criteria, such as CYXLIC REDUNDANCY<藏瑞> 在 2024-10-07 上传 | 大小：3072 | 下载：0
[VHDL编程] firISPdesign
说明：fir ISP design fir VHDL VHDL编程滤波的硬件描述语言实现，包括VHDL语言和verilog语言-fir fir VHDL design ISP programming VHDL hardware descr iption of the filter language , including the VHDL language and verilog<xiong> 在 2024-10-07 上传 | 大小：112640 | 下载：0
[VHDL编程] Verilog_FPGA_fp
说明：用Verilog实现基于FPGA的通用分频器-using Verilog FPGA-based Universal Frequency Divider<xiong> 在 2024-10-07 上传 | 大小：124928 | 下载：0
[VHDL编程] verilog_latch
说明：verilog实现锁存器，共有四个文件，包含测试文件-verilog achieve latches, a total of four documents, including test paper<zzm> 在 2024-10-07 上传 | 大小：1024 | 下载：0
[VHDL编程] verilogfifo
说明：verilog HDL实现先进先出栈，不含测试文件-verilog HDL achieve first-in first-out stack, non-test document<zzm> 在 2024-10-07 上传 | 大小：1024 | 下载：0
[VHDL编程] verilog_multiplier
说明：verilog实现16*16位乘法器，带测试文件-verilog achieve 16* 16 multiplier, with test documents<zzm> 在 2024-10-07 上传 | 大小：25600 | 下载：0