[VHDL编程] HXRJTD

说明：这是本人在Max plus2环境下用VHDL语言编的交通灯控制程序。做EDA课程设计的朋友可以下来参考参考。-This is my Max plus2 environment with VHDL addendum to the traffic lights control procedures. EDA design courses so friends from the reference reference.
<健> 在 2024-10-07 上传 | 大小：754688 | 下载：0

[VHDL编程] DDS_SINWAVE

说明：matlab下，用dspbuilder实现dds模块产生正弦波的源码，-Matlab and used to achieve dds dspbuilder produce sine module source code,
<孙昱> 在 2024-10-07 上传 | 大小：70656 | 下载：0

[VHDL编程] PSKmoudel

说明：matlab下，使用dspbuilder实现的psk调制模块的源码-Matlab, the use of dspbuilder realized psk modulation source module
<孙昱> 在 2024-10-07 上传 | 大小：18432 | 下载：0

[VHDL编程] ASKmoudel

说明：
<孙昱> 在 2024-10-07 上传 | 大小：128000 | 下载：0

[VHDL编程] comple_mult

说明：matlab下，使用dspbuilder实现的复数乘法器模块的源码-Matlab, the use of the plural dspbuilder achieve multiplier module FOSS
<孙昱> 在 2024-10-07 上传 | 大小：13312 | 下载：0

[VHDL编程] iictestbench

说明：vhdl写的完整i2c代码,有仿真文件,是清华的人写的,质量可靠,请大家交流,qq:398087764-vhdl the integrity i2c write code, simulation document, the writers of Qinghua, reliable quality, Please exchange qq : 398087764
<sunwei> 在 2024-10-07 上传 | 大小：214016 | 下载：0

[VHDL编程] fir_finall

说明：
<刘东> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] verilog-som

说明：拿verilog编写的som(自适应神经网络算法)，用于障碍物检测，基于FPGA可综合实验，已经在altera的cylcone上实现-Canal verilog prepared som (adaptive neural network algorithm) for obstacle detection. Based on FPGA synthesis experiments, in altera achieve the cylcone
<刘索山> 在 2024-10-07 上传 | 大小：5120 | 下载：0

[VHDL编程] uart-verilog-vhdl

说明：拿verilog和vhdl编写的串口通信代码(可综合)-with vhdl and verilog prepared by the serial communication code (synthesis)
<刘索山> 在 2024-10-07 上传 | 大小：294912 | 下载：0

[VHDL编程] clk_div2n

说明：这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。-This is the VHDL language parameters can be directly installed 2n times the clock dividers, when exercising not reading VHDL s
<谢光华> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] COUNT_10

说明：VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding outpu
<sky> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] COUNT_4qiduan

说明：VHDL源代码.设计一个模为4的计数器，并在实验箱上用七段数码管显示结果-VHDL source code. Design a scale of four counters, and the experimental box used in paragraph 107 of Digital Display Results
<sky> 在 2024-10-07 上传 | 大小：1024 | 下载：0