[VHDL编程] dpll0226

说明：用一片CPLD实现数字锁相环,用VHDL或V语言.-with a DPLL CPLD, VHDL or V language.
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[VHDL编程] DPLL0227+V+qt6

说明：用一片CPLD实现数字锁相环,用VHDL或V语言.-with a DPLL CPLD, VHDL or V language.
<sss> 在 2024-11-10 上传 | 大小：272kb | 下载：0

[VHDL编程] pll1218

说明：用一片CPLD实现数字锁相环,用VHDL或V语言.-with a DPLL CPLD, VHDL or V language.
<sss> 在 2024-11-10 上传 | 大小：106kb | 下载：0

[VHDL编程] zhenxianyuxian

说明：zhe me duo shuo ming a da jia kan zhe xia zai ba-zhe me a duo shuo ming da jia kan zhe i gonna ba
<韩志军> 在 2024-11-10 上传 | 大小：10kb | 下载：0

[VHDL编程] usingVHDLtoimplementUART

说明：
<邓旭> 在 2024-11-10 上传 | 大小：310kb | 下载：0

[VHDL编程] 7064

说明：vhdl代码写的一个密码锁程序，用EPM7064SLC44-10就可以实现-vhdl code written in a code lock procedures used EPM7064SLC44-10 can be achieved
<w w w> 在 2024-11-10 上传 | 大小：117kb | 下载：0

[VHDL编程] ADC_16bit

说明：用verilog硬件描述语言编写的16位数模转换器的源代码，可以综合-with verilog hardware descr iption language of 16 Digital to Analog source code can be integrated
<awp> 在 2024-11-10 上传 | 大小：1kb | 下载：0

[VHDL编程] my_ip_core

说明：在quartusII下用verilog语言自己写的IP核，对FPGA开发初学者有帮助的。-in quartusII verilog using their own language to write the IP core, FPGA development beginners to help.
<刘海> 在 2024-11-10 上传 | 大小：50kb | 下载：0

[VHDL编程] DE2Project_restored

说明：2006nios嵌入式系统电子设计大赛时用过的完整工程。-2006nios Embedded System Electronic Design Competition used when the integrity of the project.
<耿丽> 在 2024-11-10 上传 | 大小：5.71mb | 下载：0

[VHDL编程] 1_061115131201

说明：数字边沿鉴相器 verilog源程序 -figures for 2500 phase-2500 verilog source digital phase detector verilog source
<mingming> 在 2024-11-10 上传 | 大小：9kb | 下载：0

[VHDL编程] shejiVerilogExample

说明：Verilog 程序例子 王金明：《Verilog HDL程序设计教程》程序例子，带说明。 -Verilog procedures guo examples : "Verilog HDL Design Guide" procedures example, take note.
<mingming> 在 2024-11-10 上传 | 大小：157kb | 下载：0

[VHDL编程] verilogshejiMiLeJIEMAQI

说明：用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。
<mingming> 在 2024-11-10 上传 | 大小：207kb | 下载：0