[VHDL编程] VHDLchufaqi

说明：MAXPLUS2 自己编写的VHDL 4位除法器-MAXPLUS2 prepare themselves VHDL four Divider
<刘建> 在 2025-01-11 上传 | 大小：126kb | 下载：0

[VHDL编程] Quartus_vhdl

说明：用QUARTUS编译通过的等精度频率计，我错误，但有几个警告（不影响设计）。我的毕业设计啊！！！ -QUARTUS used by the compiler, and other precision frequency, I am wrong. But there are several warning (not affect design). I graduated from the design ah! ! !
<刘刚> 在 2025-01-11 上传 | 大小：43kb | 下载：0

[VHDL编程] redandyellow

说明：交通灯，十字路口红绿灯的VHDL程序，绝对可用-traffic lights, traffic lights crossroads VHDL procedures, absolutely available
<> 在 2025-01-11 上传 | 大小：48kb | 下载：0

[VHDL编程] b8bit_adder

说明：8位的加法器设计，分4个工程完成的，用的是Quartus II软件。-eight of the adder design, four hours to complete the project, using the Quartus II software.
<jk> 在 2025-01-11 上传 | 大小：508kb | 下载：0

[VHDL编程] and_2

说明：自己设计的一个简单的与门设计。新手初学，请多多指教。-own design with a simple design of the door. Novice beginner, please exhibitions.
<jk> 在 2025-01-11 上传 | 大小：99kb | 下载：0

[VHDL编程] shzdyb

说明：这是在FPGA上实现的数字电压表，用VHDL编写的，已通过编译，仿真验证。-This is the FPGA to achieve the digital voltage meter, prepared by using VHDL, compile and simulation.
<吴乔红> 在 2025-01-11 上传 | 大小：14kb | 下载：0

[VHDL编程] shzzh

说明：这是在FPGA上实现的数字钟功能，用VERILOG语言编程，已功过编译，仿真验证-This is the FPGA to achieve the digital clock function with verilog programming language, compiler has merits and demerits. Simulation
<吴乔红> 在 2025-01-11 上传 | 大小：62kb | 下载：0

[VHDL编程] cchq

说明：用嵌入式阵列（EAB）单元设计一个8×8的只读存储器（ROM），用来实现两个四位二进制数的相乘功能-With embedded array (EAB) units to design a 8 × 8 read-only memory (ROM), used to achieve two of four multiplied by the number of binary features
<吴乔红> 在 2025-01-11 上传 | 大小：4kb | 下载：0

[VHDL编程] RiscCpu

说明：用verilog编写的risc mcu -verilog prepared with the risc mcu
<谢迪> 在 2025-01-11 上传 | 大小：9kb | 下载：0

[VHDL编程] FIFO_BEFORE

说明：是基于fpga的FIFO乒乓操作，后面是与SDRAM接口的，这样主要方便sdram的刷新-fpga is based on the FIFO Table Tennis operation, and is behind SDRAM interface, This major update to the convenience sdram
<eva> 在 2025-01-11 上传 | 大小：207kb | 下载：0

[VHDL编程] ModelSim.SE.v6.0a_keygen

说明：ModelSim分析设计教程\ModelSim.SE.v6.0许可生成器，生成license文件-ModelSim Analysis and Design Guide \ ModelSim.SE.v6.0 permission generator , document generation license
<袁汇> 在 2025-01-11 上传 | 大小：215kb | 下载：0

[VHDL编程] fro

说明：vhdl例子 -vhdl example vhdl example vhdl example
<> 在 2025-01-11 上传 | 大小：3.17mb | 下载：0