[VHDL编程] encoder

说明：VHDL实现循环码编码，设计了三个单元。switch是一个开关，shifter是移位寄存器，encoder是主体。-VHDL realization of cyclic code encoding, designed three modules. switch is a switch, shifter is the shift register, encoder is the main.
<王三一> 在 2024-10-09 上传 | 大小：2048 | 下载：0

[VHDL编程] adc_kongzhi

说明：vhdl 语言编写的一个AC0809控制电路,构成采样单片机的例子.-VHDL as a language AC0809 control circuit, which constitute examples of single-chip sampling.
<zyj> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] vhdl1

说明：VHDL经典案例源码 有至少20个经典案例,如:自动售货机,分频器-Classic case of VHDL source code at least 20 classic cases, such as: vending machines, prescaler
<卢卢> 在 2024-10-09 上传 | 大小：168960 | 下载：0

[VHDL编程] uart

说明：vhdl书写uart代码,经验证功能非常的全.-UART code written in VHDL, experience card features a very wide.
<zjc> 在 2024-10-09 上传 | 大小：405504 | 下载：0

[VHDL编程] keyboard

说明：矩阵键盘的vhdl编程,非常的实用,带有去抖动 -Matrix keyboard VHDL programming, very practical, with a to-jitter
<zjc> 在 2024-10-09 上传 | 大小：297984 | 下载：0

[VHDL编程] usb2

说明：usb2.0的vhdl源码,具有详细的说明文档.-USB2.0 the VHDL source code, with detailed documentation.
<zjc> 在 2024-10-09 上传 | 大小：197632 | 下载：0

[VHDL编程] vhdlsource

说明：用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了-Verilog hdl prepared with some routines, including the adder/subtraction, etc., for example, more is not to enumerate the
<刘念洲> 在 2024-10-09 上传 | 大小：4096 | 下载：0

[VHDL编程] uartsourcecode

说明：uart的FPGA模块，基于VHDL、verilog语言-the FPGA UART modules, based on VHDL, verilog language
<王辉> 在 2024-10-09 上传 | 大小：293888 | 下载：0

[VHDL编程] vspi

说明：SPI的verilog实现，非常的全面和详细，还带有spi算法的注解！-SPI s Verilog realization, very comprehensive and detailed, but also with the annotation algorithm spi!
<王和国> 在 2024-10-09 上传 | 大小：7168 | 下载：0

[VHDL编程] UART

说明：UART 串口程序，verilog语句，很好的实现了UART的通信功能！-UART serial procedures, verilog statement, very good communication to achieve the UART function!
<王和国> 在 2024-10-09 上传 | 大小：182272 | 下载：0

[VHDL编程] even_odd

说明：VHDL实现的奇偶校验功能模块和一个外设配置寄存器的设计实例。-VHDL achieved parity peripheral function modules and a design example of the configuration register.
<蒋大为> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] adder4

说明：verilog加法器,附加测试文件 可用modelsim 仿真实现-Verilog Adder, additional test file ModelSim simulation can be used to achieve
<luminous> 在 2024-10-09 上传 | 大小：5120 | 下载：2