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[VHDL编程ISE_assistant_design_tool

说明:Xilinx-ISE辅助设计工具的中文使用说明,包括IP核生成器,布局布线器,FPGA底层编辑器,时序分析器,集成化逻辑分析工具,功率分析工具-Xilinx-ISE-aided design tools for use in Chinese, including the IP core generator, layout router, FPGA Editor bottom, timing analyzer, integrated lo
<joan> 在 2024-11-15 上传 | 大小:1.52mb | 下载:0

[VHDL编程PPT_timing-constraint

说明:PPT的形式演示Xilinx-ISE环境下时序约束的实现个结果
<joan> 在 2024-11-15 上传 | 大小:601kb | 下载:0

[VHDL编程Implementing_Floating-Point_DSP

说明:For developers using FPGAs for the implementation of floating-point DSP functions, one key challenge is how to decompose the computation algorithm into sequences of parallel hardware processes while efficiently
<joan> 在 2024-11-15 上传 | 大小:130kb | 下载:0

[VHDL编程eda

说明:消抖程序,已经通过软件仿真,验证通过,并在试验箱上下载成功,可以达到预期的效果-Buffeting extinction procedures have been adopted by software simulation, verification is passed, and in chamber downloaded successfully, you can achieve the desired results
<xu> 在 2024-11-15 上传 | 大小:640kb | 下载:0

[VHDL编程RiscCpu

说明:4位RISC指令CPU源码,需要的朋友可以看看!-4 RISC instructions CPU source, can look at the Friend in need!
<陈谦> 在 2024-11-15 上传 | 大小:9kb | 下载:0

[VHDL编程FPGA

说明:FPGA控制VGA接口显示汉字!VHDL源码!喜欢的朋友可以看看!-FPGA control interface VGA display Chinese characters! VHDL source! Favorite friends can see!
<陈谦> 在 2024-11-15 上传 | 大小:2kb | 下载:0

[VHDL编程interleave

说明:数据交织器 verilog HDL源文件-Data interleaver verilog HDL source file
<长空> 在 2024-11-15 上传 | 大小:98kb | 下载:0

[VHDL编程syn_frame

说明:帧同步Verilog HDL源程序 实现接收机的同步功能-fr a me Synchronization Verilog HDL source code to achieve synchronization receiver
<长空> 在 2024-11-15 上传 | 大小:75kb | 下载:0

[VHDL编程CRC

说明:verilog 实现循环冗余校验 源代码-Cyclic Redundancy Check realize Verilog source code
<长空> 在 2024-11-15 上传 | 大小:359kb | 下载:0

[VHDL编程add

说明:加法器 用VerilogHDL实现加罗华域加法器-Used realize adder VerilogHDL Le Hua domain adder
<长空> 在 2024-11-15 上传 | 大小:189kb | 下载:0

[VHDL编程uart_serial

说明:UART接口的VHDL源代码,成功应用于SOC项目开发中,请勿用于商业用途。-UART interface of the VHDL source code, successfully applied in the development of SOC projects, not for commercial purposes.
<xiaojian> 在 2024-11-15 上传 | 大小:12kb | 下载:0

[VHDL编程DDS1024

说明:实现DDS频率可调得VHDL程序,频率步进为1KHZ。包括源程序与仿真程序。-DDS frequency adjustable must realize VHDL procedures, the frequency step for 1KHZ. Including source code and simulation procedures.
<ice> 在 2024-11-15 上传 | 大小:233kb | 下载:0
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