[VHDL编程] ByteBlasterII

说明：介绍ByteBlastrII(FPGA下载电路接口)的电路设计,按照电路图自己设计,已经试过,能用.好不容易找来的.Altera原装下载线卖1K多呢-Introduction ByteBlastrII (FPGA download circuit interface) circuit design, in accordance with circuit design, has been tried, can be used. Final
<sun huaiming> 在 2025-01-17 上传 | 大小：120kb | 下载：0

[VHDL编程] verilog

说明：本文是学习硬件描述语言verilog的必备经典.-This is the Verilog hardware descr iption language learning essential classic.
<田园> 在 2025-01-17 上传 | 大小：458kb | 下载：0

[VHDL编程] ref-sqroot

说明：開平方根IP將sqroot_license.txt中的FEATURE 6AF8_0048 alterad 0000.00 permanent uncounted 4A689178551B VENDOR_STRING=gl15kdhm5gUPkJD7iM82mn$$ HOSTID=ANY加入就可以使用了！-The square root of IP will be open sqroot_license.txt in FEATURE 6
<lin> 在 2025-01-17 上传 | 大小：39kb | 下载：0

[VHDL编程] rece_7E

说明：HDLC控制接收数据开始标志7E和去零模块，用于FPGA与E1相接，Verilog HDL语言编写-HDLC control began to receive data to the zero mark 7E and modules for use in FPGA and E1 phase, Verilog HDL language
<刘彻> 在 2025-01-17 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdlsample

说明：很多VHDL的例子， 很多VHDL的例子，-VHDL example of many, many examples of VHDL,
<aaa> 在 2025-01-17 上传 | 大小：165kb | 下载：0

[VHDL编程] VHDL_8051

说明：一个用VHDL写的8051的内核,希望对学习IC设计的同仁有所帮助.-Use VHDL to write a 8051 core, and they hope to learn IC design Tongren help.
<king> 在 2025-01-17 上传 | 大小：394kb | 下载：0

[VHDL编程] VHDL_UART

说明：VHDL语言的UART串行接口芯片程序,包括数据接收器、数据发送器和波特率发生器等。-VHDL language UART serial interface chip procedure, including data receiver, data transmitter and baud rate generator and so on.
<liukun> 在 2025-01-17 上传 | 大小：3kb | 下载：0

[VHDL编程] VHDL_VGA

说明：源文件保存在src目录，QII的工程文件保存在Proj目录；程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色
<liukun> 在 2025-01-17 上传 | 大小：243kb | 下载：0

[VHDL编程] 1

说明：：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的 --高4位进行动态显示。小数点表示是千位，即KHz。 -: Frequency meter. With four shows that will automatically count seven decimal results, automatic selection of high-effective data for dynamic display
<张伯伦> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 9999counter

说明：——9999计数器模块　四输出 设计要求频率计为四段显示，故计数器采用0~~9999计数，可以很好的利用数码管，以及增加频率计的精确度。模块内包含俩个进程，一为计数进程，二为时基信号控制计数模块数据输出进程。
<张伯伦> 在 2025-01-17 上传 | 大小：1kb | 下载：0

[VHDL编程] 4

说明：控制模块是频率计的核心所在,具有如下所述功能： 对输入数据判断并输出档位信号； ——10KHZ最高位为1010，换高档，最低位为0000，小数点不亮，表无信号； ——100KHZ最高位为1010，换高档，最高位为0000，换低档测试； ——1MHZ、10MHZ同100KHZ测试档。 针对不同的档位输出不同的时基信号； ——100ms时基信号，用于10KHZ档位测量 ——10ms时基信号，用于100KHZ档位测
<张伯伦> 在 2025-01-17 上传 | 大小：2kb | 下载：0

[VHDL编程] shuzizhong

说明：数字钟代码，用VHDL语言设计一个数字钟系统，该系统具有显示时、分、秒的功能，具有较时功能，具有整点报时功能。-Digital Clock code using VHDL language to design a digital clock system, which has a display hours, minutes and seconds functions, when a more functional, with the
<SDFG> 在 2025-01-17 上传 | 大小：1kb | 下载：0