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[VHDL编程speednew

说明:ISA板卡,CPLD原理图,altera maxII CPLD芯片。实现运动控制,标准安川伺服器控制接口。-ISA board, CPLD schematic, altera maxII CPLD chip. The realization of motion control, the standard control interface YASKAWA server.
<xiao> 在 2024-11-17 上传 | 大小:1.32mb | 下载:1

[VHDL编程38yima

说明:本文为用vhdl语言编写的38译码器,为doc格式,请先复制到相应软件例如maxplus中再使用。-This article was prepared by using VHDL language decoder 38 for doc format, please copy to the appropriate software such as maxplus in the re-use.
<网天才> 在 2024-11-17 上传 | 大小:2kb | 下载:0

[VHDL编程2to10

说明:本文为用vhdl语言编写的2进制到10进制转换的程序,为doc格式,使用前复制于maxplus等相应软件中使用。-This article was prepared by using VHDL language 2 hex to 10 hex conversion procedures for the doc format, the use of pre-replication in maxplus, such as the use o
<网天才> 在 2024-11-17 上传 | 大小:3kb | 下载:0

[VHDL编程husw

说明:用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真-Language Design with VHDL Viterbi decoder is the VHDL source code with ModelSim XE III 6.3c software simulation
<hsw0320> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程cla4

说明:verilog code 4-bit carry look-ahead adder output [3:0] s //summation output cout //carryout input [3:0] i1 //input1 input [3:0] i2 //input2 input c0 //前一級進位-verilog code4-bit carry look-ahead adderoutput [3:0
<沙嗲> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程crack-81

说明:最新QuartusII8.1的补丁,安装它的破解器,可以获得长期使用权-QuartusII8.1 the latest patch, install it to break, and access to long-term use rights
<zxl> 在 2024-11-17 上传 | 大小:14kb | 下载:0

[VHDL编程cla16

说明:verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0 -verilog code16-bit carry look-ahead a
<沙嗲> 在 2024-11-17 上传 | 大小:2kb | 下载:0

[VHDL编程array_multiplier

说明:verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y -verilog codearray_multiplieroutput [7:0] product input [3:0] wire_x input [3:0] wire_y
<沙嗲> 在 2024-11-17 上传 | 大小:2kb | 下载:0

[VHDL编程SRT

说明:verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder -verilog coderadix-2 SRT dividerinput [7:0] Dividend input [3:0] Divisor output [4:0]
<沙嗲> 在 2024-11-17 上传 | 大小:2kb | 下载:0

[VHDL编程xulie

说明:FPGA或CPLD与DAC(DAC0800),产生一个序列检测器。-FPGA or CPLD with the DAC (DAC0800), produce a sequence detector.
<黄明> 在 2024-11-17 上传 | 大小:15kb | 下载:0

[VHDL编程lock

说明:功能: 1、 密码输入:每按下一个键,要求在数码管上显示,并依次左移; 2、密码清除:清除密码输入,并将输入置为”0000”; 3、密码修改:将当前输入设为新的密码; 4、上锁和开锁。-Features: 1, enter the password: press a key for each request in the digital tube display, and turn left 2, password c
<谢柳> 在 2024-11-17 上传 | 大小:151kb | 下载:0

[VHDL编程systemc_ex

说明:systemc源码, 入门级, 超好用! systemc源码, 入门级, 超好用! 易懂-SystemC source, entry-level,超好用! SystemC source, entry-level,超好用! Understand
<chenai> 在 2024-11-17 上传 | 大小:519kb | 下载:0
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