[VHDL编程] Lift

说明：VHDL编写的6层电梯控制器，可在Altera的CPLD系统运行实验，内附实验报告-VHDL prepared 6-storey elevator controller in Altera s CPLD system experiment, experimental report containing
<许昕> 在 2025-02-23 上传 | 大小：752kb | 下载：0

[VHDL编程] VGA_driver_verilog

说明：基于Verilog HDL的VGA驱动程序设计-Based on Verilog HDL design of the VGA driver
<蓝色的海> 在 2025-02-23 上传 | 大小：58kb | 下载：0

[VHDL编程] led_display

说明：基于Verilog HDL的流水灯程序设计-Verilog HDL-based design flow lights
<蓝色的海> 在 2025-02-23 上传 | 大小：7kb | 下载：0

[VHDL编程] verilog_led

说明：基于Verilog HDL的数码管程序设计-Verilog HDL-based digital control programming
<蓝色的海> 在 2025-02-23 上传 | 大小：83kb | 下载：0

[VHDL编程] CAN_Bus_basis

说明：基于CAN总线的汽车仿真。汽车实例为大众途安。分辨率为1024x768。-Based on the CAN bus automotive simulation. Automotive examples for the public Touran. A resolution of 1024x768.
<张宇> 在 2025-02-23 上传 | 大小：224kb | 下载：1

[VHDL编程] newSD

说明：基于Verilog的完整SDRAM控制器时序代码-Based on a complete Verilog timing SDRAM controller code
<云> 在 2025-02-23 上传 | 大小：4kb | 下载：0

[VHDL编程] dattransf

说明：基于VHDL的10位定点数转浮点数模块源代码，可综合-VHDL-based set of 10 points to float the source code modules can be integrated
<云> 在 2025-02-23 上传 | 大小：2kb | 下载：0

[VHDL编程] dcm2

说明：基于Xilinx Vertex4的可综合的二级DCM模块源代码，可生成400Mhz时钟信号-Based on Xilinx Vertex4 of two integrated DCM module source code, can generate 400Mhz clock signal
<云> 在 2025-02-23 上传 | 大小：1kb | 下载：0

[VHDL编程] fifoi

说明：基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码，深度可控-Based on the Xilinx Vertex2 can be integrated 2048x10-bit read and write can control the FIFO module source code, the depth of controllable
<云> 在 2025-02-23 上传 | 大小：2kb | 下载：0

[VHDL编程] qudou

说明：通用的基于状态机的VHDL按键及信号去抖动模块，非常有用-Generic VHDL-based state machine keys and signal to the jitter module, very useful
<云> 在 2025-02-23 上传 | 大小：1kb | 下载：0

[VHDL编程] cd

说明：通过在进程1中检测时钟上升沿，循环累加，触发进程2，一次输出高电平，使灯发光-1 in the process of testing the clock rising edge, cycle accumulate, triggering the process of 2, a high output, so that LED lamp
<张力> 在 2025-02-23 上传 | 大小：1kb | 下载：0

[VHDL编程] COUNTER

说明：对外部输入的高频脉冲信号进行分频，应用于FPGA/CPLD .-External input of high-frequency pulse signal frequency, applies to FPGA/CPLD.
<fsdfe> 在 2025-02-23 上传 | 大小：1kb | 下载：0