[VHDL编程] Electronic-Design-Automation-Vhdl

说明：各种计数器，编码器，全加器等元件的VHDL语言描述-A variety of counters, encoders, such as full-adder components described in VHDL language
<徐靖> 在 2024-11-17 上传 | 大小：14kb | 下载：0

[VHDL编程] englishVHDL

说明：在VHDL语言中如何使用LPM库.PPT-In the VHDL language how to use the LPM Treasury. PPT
<王> 在 2024-11-17 上传 | 大小：344kb | 下载：0

[VHDL编程] clock

说明：原创：基于VHDL语言编写的电子钟。采用模块化编写，可以调整时间，采用动态扫描显示时分秒-Original: Based on the VHDL language electronic bell. Modular prepared, you can adjust the time, dynamic scanning is displayed every minute
<zzwuyu> 在 2024-11-17 上传 | 大小：514kb | 下载：0

[VHDL编程] sine-generator

说明：原创：采用VHDL语言编写的正弦信号发生器。rom采用quartus自带的lpm生成，可产生正弦波。更改rom内容可改变波形-Original: Using VHDL languages sinusoidal signal generator. rom using Quartus LPM s own generation, can produce sine wave. Rom content changes can change the
<zzwuyu> 在 2024-11-17 上传 | 大小：660kb | 下载：0

[VHDL编程] Fifo

说明：一个FIFO源代码，基于Altera FPGA-A FIFO source code, based on Altera FPGA
<jiashengwen> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] usbin_v1.7

说明：用于cy7c68013与fpga的从FIFO通讯.版本1.7-For the CY7C68013 and FPGA communications from the FIFO. Version 1.7
<> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] EG7014_v1.0

说明：用于fpga对EG7014液晶屏的刷新显示。avalone接口。-For the FPGA on the EG7014 LCD display refresh. avalone interface.
<> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] loop

说明：对锁相环路的仿真，二阶环的仿真与分析都可以通过这个文件来到完成-Simulation of PLL, second-order loop simulation and analysis can be completed by the adoption of the document came
<夺取> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] szzh

说明：在VHDL程序中,不同类型的对象不能代入,因此要进行类型转换.类型转换的方法有-In the VHDL program, different types of objects can not enter, so to conduct the type of conversion. The type of conversion methods
<庄子不逍遥> 在 2024-11-17 上传 | 大小：4kb | 下载：0

[VHDL编程] dds_new

说明：驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级-Clock driver joined the PLL, the DDS makes the clock-driven variable-.32-bit NCO makes the resolution of DDS can be done Hz magnitude
<李春剑> 在 2024-11-17 上传 | 大小：1.93mb | 下载：0

[VHDL编程] yinyue

说明：音乐，用vhdl编写的程序-Music, using VHDL preparation procedures
<刘英> 在 2024-11-17 上传 | 大小：56kb | 下载：0

[VHDL编程] AM

说明：FPGA内AM调制工程。内带调制波、载波生成。关键词：FPGA verilog AM DDS-AM modulation works within the FPGA. Within the band modulation wave generated carrier. Key words: FPGA verilog AM DDS
<baixiangzhou> 在 2024-11-17 上传 | 大小：1.61mb | 下载：0