[VHDL编程] seven

说明：这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。-This is my ISP programming in an independent experiment using a structured, prepared as described in a seven-member voting machine, thr
<daisichong> 在 2024-10-14 上传 | 大小：84992 | 下载：0

[VHDL编程] four_fadd

说明：这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。-This is my ISP programming experiment in the preparation of an independent structural descr iption of the four full-adder, through the
<daisichong> 在 2024-10-14 上传 | 大小：121856 | 下载：0

[VHDL编程] fen1to7

说明：这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器，通过两个并行进程对输入信号CLK进行8分频，占空比为1:7-This is my ISP programming experiment in the preparation of an independent descr iption of the use of behavior to achieve the prescaler, through two paralle
<daisichong> 在 2024-10-14 上传 | 大小：27648 | 下载：0

[VHDL编程] USB2_0

说明：USB2_0控制器CY7C68013与FPGA接口的VerilogHDL实现.rar-CY7C68013 and FPGA controller USB2_0 interface VerilogHDL achieve. Rar
<fiann> 在 2024-10-14 上传 | 大小：365568 | 下载：0

[VHDL编程] fpga_USB2

说明：基于FPGA的USB2.0的实现方法，适用于急需开发usb2.0的人员-FPGA-based on the realization of USB2.0 method, applied to the urgent need to develop personnel USB2.0
<fiann> 在 2024-10-14 上传 | 大小：113664 | 下载：0

[VHDL编程] ECCgenAndLoc

说明：基于xilinx ISE环境开发的VHDL的NAND flash ECC 实现,eccGen256Byte 文件夹为ECC 产生程序，EccErrLoc文件夹为ECC错误定位程序。-Xilinx ISE environment based on the development of VHDL the NAND flash ECC to achieve, eccGen256Byte folder produced for the ECC
<卓智海> 在 2024-10-14 上传 | 大小：1504256 | 下载：0

[VHDL编程] FPGAREAL

说明：信号处理FPGA实现参考,IEEE transaction 的一篇文章。主要针对信号处理中加窗、FFT、VSLI快速实现中误差地等问题。-FPGA realization of a reference signal processing, IEEE transaction of an article. Mainly for signal processing windowing, FFT, VSLI rapid error proble
<卓智海> 在 2024-10-14 上传 | 大小：308224 | 下载：0

[VHDL编程] Execise

说明：altera官方网站上资料的示例代码Quartus II Software Design Series Foundation-altera official website information sample code Quartus II Software Design Series Foundation
<jiangwen> 在 2024-10-14 上传 | 大小：18641920 | 下载：0

[VHDL编程] gen_tb

说明：用于verlilog自动产生testbench的脚本 用法：gen_tb <yourfilename>-Testbench for verlilog automatically generated scr ipt usage: gen_tb <yourfilename>
<张平> 在 2024-10-14 上传 | 大小：2048 | 下载：0

[VHDL编程] F_adder

说明：这个源程序是关于全加器的，又需要的同学可以借鉴一下 -This source code is on the full adder, and also the needs of students can learn from you
<逗号> 在 2024-10-14 上传 | 大小：35840 | 下载：0

[VHDL编程] CNT10_P

说明：这是消除毛刺十进制计数器的源程序，有需要的同学可以参照一下！-This is counter to eliminate glitches decimal source, needy students can refer to you!
<逗号> 在 2024-10-14 上传 | 大小：33792 | 下载：0

[VHDL编程] CNT10_T

说明：这是同步十进制计数器的源程序，有需要的同学可以参照一下！-This is a source synchronous decimal counter, needy students can refer to you!
<逗号> 在 2024-10-14 上传 | 大小：33792 | 下载：0