[VHDL编程] mywork

说明：nexys 3 板卡，打砖块游戏。连上VGA接口，然后将mywork文件夹里的所有内容考到一个新建的文件夹下，不要有中文目录。下载运行就行了。-Nexys 3 board card, Arkanoid game. Connected to the the VGA interface, and then will mywork file folder li the all the contents of test to the a the
<zhangshuo> 在 2025-02-13 上传 | 大小：6.58mb | 下载：0

[VHDL编程] taxi

说明：出租车计价器，EDA课程相关实验，quartus ii -Taxi meter EDA course experiment, the Quartus II
<> 在 2025-02-13 上传 | 大小：363kb | 下载：0

[VHDL编程] adder16_2

说明：１６位２级流水线加法器的ｖｅｒｉｌｏｇ设计-16 2 pipeline adder Verilog design
<张山> 在 2025-02-13 上传 | 大小：1kb | 下载：0

[VHDL编程] ade

说明：用verilog HDL语言实现一个8位串行乘法器-An 8-bit serial multiplier with Verilog HDL language
<张山> 在 2025-02-13 上传 | 大小：1kb | 下载：0

[VHDL编程] mul_addtree

说明：用verilog HDL语言实现一个4位的流水线乘法器-Achieve a 4-bit pipelined multiplier using Verilog HDL language
<张山> 在 2025-02-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 5-6

说明：用verilog实现节省乘法器的16位复数乘法-16-bit complex multiplication verilog to achieve savings multiplier
<张山> 在 2025-02-13 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：用verilog实现一个被除数位8位、除数为4位的高效除法器-Verilog to achieve a dividend of 8, division by four efficient divider
<张山> 在 2025-02-13 上传 | 大小：1kb | 下载：0

[VHDL编程] 5-15

说明：用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特-Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits
<张山> 在 2025-02-13 上传 | 大小：7kb | 下载：0

[VHDL编程] 5-17

说明：用verilog实现一个基于流水线结构的正、余弦信号发生器-Based on Pipeline Structure verilog to achieve a sine and cosine signal generator
<张山> 在 2025-02-13 上传 | 大小：1kb | 下载：0

[VHDL编程] cpu

说明：用system verilog写的一个arm处理器原代码。-Write an ARM processor system verilog source code.
<张力> 在 2025-02-13 上传 | 大小：3.08mb | 下载：0

[VHDL编程] usb_phy_latest.tar

说明：USB phy latest for design USB by FPGA
<trung> 在 2025-02-13 上传 | 大小：11kb | 下载：0

[VHDL编程] ADS830

说明：幅频均衡数字滤波器设计，ad830输入，800阶的FIR滤波，采用电阻网络DA输出，效果很好-Amplitude-frequency equalization of digital filter design, ad830 input, 800 order of FIR filter, using DA output resistance network, the effect is very good
<十禅> 在 2025-02-13 上传 | 大小：18.12mb | 下载：1