[VHDL编程] wwww

说明：整个电路由单一饮料控制电路模块binctr.vhd和顶层电路模块refill.vhd组成；其中顶层电路模块中包含两种饮料控制电路，一种饮料为cola，另一种饮料为diet。其中每一种饮料的最大数量为3，当两种饮料的剩余数量均为0时使refill_bins置1。binctr.vhd控制电路以递减计数器为基础，并将该模块作为一个component包含在package中。-The entire circuit is controlled by
<吴胜兵> 在 2025-02-13 上传 | 大小：17kb | 下载：0

[VHDL编程] car_count

说明：car_enter，car_exit分别表示有车辆进入停车场和离开停车场。count1和count2是两个计数器，分别计数进入停车场的车辆数目和离开停车场的车辆数目。total=count1-count2, 表示停在停车场中的车辆数目。lot_full表示停车场已满，即total的大小等于预置的停车场最大停车数（例如32）。 lot_empty表示停车场车辆数目为零。-car_enter, car_exit vehicles enter
<吴胜兵> 在 2025-02-13 上传 | 大小：392kb | 下载：0

[VHDL编程] mps-

说明：1． 伪随机序列概述 在扩展频谱通信系统中，伪随机序列起着十分关键的作用。在直接序列扩频系统得发射端，伪随机序列将信息序列的频谱扩展，在接收端，伪随机序列将扩频信号恢复为窄带信号，进而完成信息的接收。 -1. The pseudo-random sequence Overview, pseudo-random sequence plays a very crucial role in the spread spectrum co
<吴胜兵> 在 2025-02-13 上传 | 大小：276kb | 下载：0

[VHDL编程] bidirection_reg

说明：移位寄存器设计 整个电路由一个主时序进程完成；在每一个时钟的上升沿，根据mode[1:0]的值进行清零、左移或右移操作，在主时序进程中由case语句完成；移位操作由for….loop语句完成8位十六进制数逐位移动。-Shift register design the entire circuit is completed by a master timing process each rising edge of the cloc
<吴胜兵> 在 2025-02-13 上传 | 大小：388kb | 下载：0

[VHDL编程] p_in_s_out

说明：并入串出寄存器设计  datain[7..0] 是八位数据输入端，并行输入；  clk 脉冲输入端，数据的移位靠该引脚触发；  load 是读入数据控制端；  dataout 一位数据的输出端。 -String into a register Design  datain [7 .. 0] is the eight-bit data
<吴胜兵> 在 2025-02-13 上传 | 大小：305kb | 下载：0

[VHDL编程] digital-colok

说明：用quartusII编写的vhdl代码，在板子上输出的显示就是数字钟，也可以重置、设置时间。-With written in VHDL quartusII code, the output is the digital clock is displayed on the board, you can also reset, and the time.
<> 在 2025-02-13 上传 | 大小：9.87mb | 下载：0

[VHDL编程] add-8

说明：在逻辑开发中的八位加法器源代码，即用quartus软件来进行编码实现八位加法器的功能。-Eight adder logic development source code, Coding eight adder Quartus software.
<> 在 2025-02-13 上传 | 大小：164kb | 下载：0

[VHDL编程] Pld-based-VGA-display

说明：基于pld和Verilog语言的VGA显示，内容为雨后彩虹。-Pld-based VGA display
<郑惠文> 在 2025-02-13 上传 | 大小：881kb | 下载：0

[VHDL编程] Experiment

说明：可编程逻辑器件VHDL实现的3线-8线译码器-VHDL 3-8 priority encoder decoder
<alex> 在 2025-02-13 上传 | 大小：54kb | 下载：0

[VHDL编程] 4-bit-Multiplier

说明：IT is a 4 bit multiplier vhdl coding file which is run in altera quatrs - II. in which 4 binary bit is multiplied and waveform can be obtained
<Henal patel> 在 2025-02-13 上传 | 大小：46kb | 下载：0

[VHDL编程] WORK4

说明：可编程逻辑器件实现VHDL8-3优先编码器-8-3 priority encoder decoder
<alex> 在 2025-02-13 上传 | 大小：66kb | 下载：0

[VHDL编程] 4-bit-ALU

说明：it is a 4 bit airthmatic logic unit in which all basic mathematical operation of binary number can done. it is a vhdl code file
<Henal patel> 在 2025-02-13 上传 | 大小：270kb | 下载：0