[VHDL编程] dds

说明：用Verilog语言实现基于dds技术的余弦信号发生器，其输出位宽为16比特-Dds with the Verilog language technology based on the cosine signal generator, the output bit width is 16 bits
<xiaobai> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] dba_design_based_on_fpga_and_dsp

说明：本文主要介绍了一个自适应波束形成器的原理及其实现方法，结合当今最先进的可编程芯片，包括数字信号处理器(DSP)，现场可编程逻辑门阵列(FPGA)实现了数字波束形成，适用于如3坐标雷达系统等复杂阵列信号处理系统。其研制成果已应用在多部相控阵雷达中，缩小了我国在这个领域与其他国家之间的差距，具有重要的经济意义和军事意义。-This paper describes an adaptive beamformer principle and im
<管吉兴> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] MicroBlazeGPIOinterrupt

说明：采用xilinx edk 的gpio ip核实现中断的功能。里面很详细的-xilinx edk interrupt
<tianlala> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] 426_Onida

说明：firmware for Onida TV
<RajeshSharma> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] odd_division_wushihai

说明： 对于实现占空比为50 的N倍奇数分频，首先进行上升沿触发进行模N计数，计数到某一个值n时输出时钟进行翻转，然后再计数（N-1）/2次，再次进行翻转得到一个占空比非50 奇数n分频时钟。同理，同时进行下降沿触发的模N计数，等计数到n时，输出时钟进行翻转，同样再计数（N-1）/2次，输出时钟再次翻转生成占空比非50 的奇数n分频时钟。两个占空比非50 的n分频时钟进行相或运算，即得到占空比为50 的奇数N分频时钟。verilog HDL实
<世海> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] vhdlsample

说明：vhdl program for bcd conter to 7 segment display
<jenaipsita> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] Xilinx_DCM

说明：基于ise 10.0来实现Xilinx的时钟设计和管理-Xilinx dcm digital clock manager
<ise_dcm> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] PROGRAM_COMPARATOR

说明：VHDL COMPARATOR PROGRAM
<THIRUNEELAKANDAN> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] CODE3

说明：FLIP FLOP VERILOG PROGRAM
<THIRUNEELAKANDAN> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] lab1code

说明：时钟，可正计数，反记数，每分钟提示一次.时钟通过计数器实现，优化实现进位-a clock which can count on and count off. remain very minute
<慧子> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] SDRAM_MT198

说明：VERILGO SDRAM CONTROL
<MCL> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] jiaozhijiejiaozhi

说明：VHDL代码完成行列交织与解交织的功能实现-the realization of interleaver on VHDL language
<由佳彬> 在 2025-02-13 上传 | 大小：8kb | 下载：0