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[VHDL编程] DES算法的verilog实现
说明:用verilog实现的DES算法。模块划分详细。可以用modelsim验证。<cjc87267137> 在 2013-07-03 上传 | 大小:100.64kb | 下载:0
[VHDL编程] JK-flip-flop
说明:带有异步置位复位端的上升沿触发的JK触发器,使用VHDL语言实现的-Asynchronous reset terminal set with rising edge triggered JK flip-flop, the use of VHDL language<chen> 在 2025-02-09 上传 | 大小:15kb | 下载:0
[VHDL编程] spi_interface_premier_slave
说明:verilog版的spi接口的slaver部分程序-verilog version of the spi interface slaver part of the program<齐天大圣> 在 2025-02-09 上传 | 大小:1kb | 下载:0
[VHDL编程] chaoqianjinweiliuweijiafaqi
说明:六位加法器(逻辑门电路实现)verilog 语言编写-6 bit Adder<nick> 在 2025-02-09 上传 | 大小:33kb | 下载:0
[VHDL编程] divider_testbench_vhdl_611508553
说明:分频器的testbench测试,可联合仿真使用-Divider testbench test<姬成> 在 2025-02-09 上传 | 大小:1kb | 下载:0
[VHDL编程] alu_testbench_vhdl_689102300
说明:ALU的testbench测试,可联合仿真使用-The ALU testbench test can be co-simulation using<姬成> 在 2025-02-09 上传 | 大小:1kb | 下载:0