[VHDL编程] pisca

说明：machine with 16 possible states flip flop desmultiplexor language VHDL with fpga cyclone 3
<Cunha> 在 2025-02-09 上传 | 大小：26kb | 下载：0

[VHDL编程] mjpeg-decoder_latest.tar

说明：基于fpga实现的硬件jpeg格式图片的解码器-jpeg decoder based on FPGA
<zhang jack> 在 2025-02-09 上传 | 大小：30.54mb | 下载：0

[VHDL编程] usbtrace[1].v1.1

说明：usb2.0 trace verilog code very useful
<skh5515> 在 2025-02-09 上传 | 大小：1mb | 下载：0

[VHDL编程] test_ad9852

说明：使用FPGA来控制DDS信号的产生，从而达到高频信号产生的目的。使用的DDS芯片为AD9852，在QuartusII下编写。-Using the FPGA to control the DDS signal generation, so as to achieve high-frequency signal generation purposes. Use of DDS chip AD9852, in the QuartusII pre
<> 在 2025-02-09 上传 | 大小：1kb | 下载：0

[VHDL编程] VRML

说明：详细介绍VRML语言，并且包含一些例程，使初学者能够快速的对它有一个全面的认识。-Details of VRML language, and contains a number of routines, so that beginners can quickly have a comprehensive understanding of it.
<Xueli Wei> 在 2025-02-09 上传 | 大小：97kb | 下载：0

[VHDL编程] UART

说明：實作UART 介面 4 byte 傳送 或 4 byte 接收 開發環鏡 quartus 且 附模擬檔-4 byte real interfaces for UART transmission or 4 byte receive loop mirror quartus and the development of simulation files attached
<許大頭> 在 2025-02-09 上传 | 大小：1.01mb | 下载：0

[VHDL编程] MIT_Press-Circuit_Design_with_VHDL(2005)

说明：MIT Press - Circuit Design with VHDL (2005)
<emre alan> 在 2025-02-09 上传 | 大小：3.65mb | 下载：0

[VHDL编程] DDS_verilog

说明：通讯中常用的dds模块的verilog源码打包下载-Communications commonly used in dds module verilog source code package to download
<sofia> 在 2025-02-09 上传 | 大小：595kb | 下载：0

[VHDL编程] fre_devider_double

说明：硬件中常用的偶分频电路的Vhdl源码，很有用-Even commonly used in hardware divider circuit Vhdl source code, useful
<sofia> 在 2025-02-09 上传 | 大小：162kb | 下载：0

[VHDL编程] RAW2RGB.v

说明：RGB-raw2RGB converting data from Cmos camera to FPGA
<imag3ne> 在 2025-02-09 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA_VGA_TEXT-Quintin_Immelman

说明：FPGA VGA TEXT - Quintin Immelman -implementation of text on fpga in VHDL-FPGA VGA TEXT - Quintin Immelman -implementation of text on fpga in VHDL
<imag3ne> 在 2025-02-09 上传 | 大小：32kb | 下载：0

[VHDL编程] VHDLscounter

说明：通过VHDL自行设计的一个秒表共有4个输出显示，分别为、十分之一秒、秒、十秒、分，所以共有4个计数器与之相对应（3个十进制计数器，一个6进制计数器用来对十秒进行计数），整个秒表还需有一个复位信号和一个精确的10HZ时钟信号。-Of a self-designed by VHDL stopwatch showed a total of four outputs, namely, one-tenth of seconds, seconds,
<zhangmin> 在 2025-02-09 上传 | 大小：323kb | 下载：0