[VHDL编程] LED_test

说明：LED test about the testing of led on fpga
<enlic> 在 2025-02-09 上传 | 大小：399kb | 下载：0

[VHDL编程] i2c_reg

说明：用verilog实现的一个从机的I2C通信模块，测试通过可用，已经在项目用的了！-Using verilog achieve a slave I2C communication module, the test is available, has been used in the project!
<linhanxiong> 在 2025-02-09 上传 | 大小：3kb | 下载：0

[VHDL编程] Timing_Constraints_and_Optimization

说明：SYSNOSYS公司给的关于数字后端时序分析的资料，对于学习数字设计有非常大的帮助，讲得非常全面-SYSNOSYS company gives back timing analysis on digital information, for learning digital design has a very big help, speak very comprehensive
<linhanxiong> 在 2025-02-09 上传 | 大小：1.97mb | 下载：0

[VHDL编程] Timing

说明：国外关于时序设计的一本非常好的书，写得非常详细，包括时序的分析的原理-Abroad on timing design of a very good book, written in great detail, including the principle of timing analysis, etc.
<linhanxiong> 在 2025-02-09 上传 | 大小：5.28mb | 下载：0

[VHDL编程] usrp-fpga-mirror

说明：usrp1的FPGA源代码，需要的可以研究研究-usrp1 of the FPGA source code, need to be studies
<wangpoba> 在 2025-02-09 上传 | 大小：19.21mb | 下载：0

[VHDL编程] VHDL-and-Verilog

说明：verilog和vhdl语言相互转化，有算法和源代码，对学FPGA的同学有帮助-verilog and vhdl language into each other, there are algorithms and source code, help students learn FPGA
<朱孔> 在 2025-02-09 上传 | 大小：8.03mb | 下载：0

[VHDL编程] DataSignal

说明：实现并行数据串行传输与接收，最后输出并行数据，中间有偶检验位，有报警位，接收方对接收的数据进行偶校验，无误后接收，有问题则报警。-Parallel serial data transmission and reception, the final output parallel data, the middle even parity bit, alarm bit, the receiver for receiving data eve
<张晓溪> 在 2025-02-09 上传 | 大小：339kb | 下载：0

[VHDL编程] HEX8

说明：描述了七段数码管电路,实现正常的译码功能，并例化为集成8块的数码管模块-Descr iption of seven-segment digital tube circuit, the normal decoding function, and patients into integrated 8 digital control module
<lubo2288> 在 2025-02-09 上传 | 大小：1kb | 下载：0

[VHDL编程] SD_Text

说明：一个基于nois iiSD-LCM电子相册的IDE IP软核控制程序-Nois iiSD-LCM-based electronic album IDE IP soft core control program
<madoudou> 在 2025-02-09 上传 | 大小：4kb | 下载：0

[VHDL编程] cpu8bit

说明：这是一个计算机组成原理综合性实验：设计8位cpu。该cpu是8bit的代码，包含有4个寄存器，一个存储器，还有alu以及控制器。一共可以实现16条指令。-This is a computer composition principle of comprehensive experiment: Design 8 cpu. The cpu is 8bit code contains four registers, a memory, as
<陈飞飞> 在 2025-02-09 上传 | 大小：759kb | 下载：0

[VHDL编程] up_down_counter

说明：the code is written by verilog HDL, and present a kind of up-down counter to realize triangle carrier
<宫杰> 在 2025-02-09 上传 | 大小：418kb | 下载：0

[VHDL编程] clk_div_50

说明：a kind of frequently used frequency divider as the divider factor is 50 in the code, you can change it as your wish.
<宫杰> 在 2025-02-09 上传 | 大小：352kb | 下载：0