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[VHDL编程] 12_lcd12864
说明：本实验是用LCD12864显示英文 显示 Our FPGA EDA NIOS II SOPC FPGA-This experiment is shown in English with LCD12864 display Our FPGA EDA NIOS II SOPC FPGA<meiqiujun> 在 2025-02-09 上传 | 大小：850kb | 下载：0
[VHDL编程] 14_tlc549adc
说明：利用状态机实现对TLC549的采样控制，实验时可调节电位器RW1（在开发板底板左下角），改变ADC 的模拟量输入值，数据采集读取后在数码管上显示。可以自己用万用表测一下输入电压， 然后与读取到的数据比较一下。注意：数码管显示的数据不是最终结果，还需要转换。-Using the state machine to achieve the TLC549 sampling control, experiment adjustable p<meiqiujun> 在 2025-02-09 上传 | 大小：582kb | 下载：0
[VHDL编程] Xilinx-ISE9.x-FPGA_CPLD(source).RAR
说明：Xilinx ISE9.x FPGA_CPLD一书的例程代码-Xilinx ISE9.x FPGA_CPLD a book routines code<杨树> 在 2025-02-09 上传 | 大小：8.19mb | 下载：0
[VHDL编程] FPGA_of_CMI
说明：基于FPGA的CMI编码和解码程序，采用VHDL语言设计，通过了仿真验证。-FPGA-based CMI coding and decoding procedures, using VHDL language design, through simulation.<王东> 在 2025-02-09 上传 | 大小：4kb | 下载：0
[VHDL编程] shuzhizhong
说明：实现时钟显示,各个模块代码都有，对提高VHDL有帮助-Achieve clock display, each module has a code, help to improve the VHDL<蒋礼根> 在 2025-02-09 上传 | 大小：174kb | 下载：0
[VHDL编程] VLSI-Project-Median-filer
说明：FPGA和ASIC实现的图像中值滤波模块，各模块的仿真结果以及MATLAB,Modelsim联合仿真。这是中科大超大规模集成电路设计优化的final project。附有最终版的report和presention。-FPGA and ASIC implementation of image filtering modules, each module of the simulation results and MATLAB, Model<刘星宇> 在 2025-02-09 上传 | 大小：14.11mb | 下载：0
[VHDL编程] ARM-Verilog-HDL-IP-CORE
说明：ARM Verilog HDL IP CORE， ARM IP核，采用verilog编写-ARM Verilog HDL IP CORE, ARM IP core, using verilog write<xuyanwu> 在 2025-02-09 上传 | 大小：47kb | 下载：1
[VHDL编程] a_vhdl_can_controller_latest.tar
说明：CAN 总线的IP核，采用VHDL语言编写。适用各类FPGA-CAN bus IP core, using VHDL language. Apply to the various FPGA<xuyanwu> 在 2025-02-09 上传 | 大小：40kb | 下载：0