[VHDL编程] half_adder

说明：半加器，数字系统中，二进制运算可转换为加法运算，所以加法器是一种重要的逻辑部件。已成功运行过。-Half adder, digital systems, the the binary operation can be converted to addition operation, the adder is an important logical parts. Has been run successfully.
<李建国> 在 2025-02-09 上传 | 大小：1.19mb | 下载：0

[VHDL编程] dac

说明：运用ISE13.2完成的DAC工程。完成一个数模转换的作用。-Use ISE13.2 completed DAC works. To complete a digital-analog conversion effect.
<李炳> 在 2025-02-09 上传 | 大小：472kb | 下载：0

[VHDL编程] 16bits_multiplier

说明：这是一个有符号的16位乘法器的设计，包含详细的设计报告和全部的verilog代码。乘法器采用booth编码，4-2压缩，超前进位结构-This is a signed 16-bit multiplier design, detailed design reports and contains all of the verilog code. Multiplier using booth encoding ,4-2 compression
<> 在 2025-02-09 上传 | 大小：592kb | 下载：0

[VHDL编程] SRAM6bit

说明：sram 6bit仿真模型，verilog编写-sram 6bit simulation model, verilog prepared
<> 在 2025-02-09 上传 | 大小：3kb | 下载：0

[VHDL编程] RTL

说明：verilog编写的关于使用MENTOR的MBISTArchitect进行momery的自测试代码，包含测试算法模型，SRAM,ROM模型-verilog prepared by the use of MBISTArchitect for momery MENTOR self-test code, including test algorithm model, SRAM, ROM model
<> 在 2025-02-09 上传 | 大小：298kb | 下载：0

[VHDL编程] PCI

说明：PCI总线仲裁参考设计Verilog代码，包括一些说明文件-PCI bus arbitration reference design Verilog code, including some documentation
<> 在 2025-02-09 上传 | 大小：4kb | 下载：0

[VHDL编程] spi

说明：该程序是一个可完成订制化的SPI双向总线接口，时钟相位、极性，以及分频比全部可通过寄存器进行配置，已经在ISE下通过综合，占用资源少，强烈推荐 -The program is a complete custom of SPI bidirectional bus interface, clock phase, polarity, and the divider ratio can all be configured through t
<> 在 2025-02-09 上传 | 大小：13kb | 下载：0

[VHDL编程] fpga-jpeg

说明：包含DCT变换，RGB2YCBCR,JPEG等多个verilog代码及工程-Contains DCT transform, RGB2YCBCR, JPEG and many other verilog code and project
<> 在 2025-02-09 上传 | 大小：120kb | 下载：0

[VHDL编程] RT_Ethernet

说明：实时以太网MAC层协议控制器。注：100M全双工-Real-time Ethernet MAC layer protocol controller. Note: 100M full duplex
<罗文超> 在 2025-02-09 上传 | 大小：3.1mb | 下载：0

[VHDL编程] serial

说明：本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。 串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x104，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bi
<> 在 2025-02-09 上传 | 大小：346kb | 下载：0

[VHDL编程] PIC16F5X-RISC

说明：PIC16F5X-大型RISC处理器-代码实现集合,其中包含工程，说明文档-PIC16F5X-Large RISC processor- code set, which includes engineering, documentation
<HP_ccyz2012> 在 2025-02-09 上传 | 大小：1.48mb | 下载：0

[VHDL编程] Verilog-HDL--MODEL

说明：Verilog HDL程序设计教程verolog代码设计，包含各种基本代码-Verilog HDL programming tutorial verolog code design, includes a variety of basic code
<HP_ccyz2012> 在 2025-02-09 上传 | 大小：112kb | 下载：0