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[VHDL编程LPLFSR

说明:LPLFSR for low power pattern generation.
<satish devrari> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程state

说明:实现对输入序列检测功能 1. 低电平异步复位 2. 检测序列特征为10010 3. 输出高电平,维持一个时钟周期 4. 数据序列一个时钟周期为一个数据态,时钟上升沿触发检测 -Detection of the input sequence to achieve 1. Low asynchronous reset 2. Detection sequence is characterized by 10010
<沈骞> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程xianshi

说明:数字逻辑电路中的显示功能,可以下载到单片机上实现其功能-Digital logic circuits display
<> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程div50m

说明:50M分频器,在单片机中可以针对不同的频率,修改系数实现不同的分频-50M divider, the microcontroller can target different frequencies, modification factor to achieve different divider
<> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程rs232

说明:一个简单的verilog程序,实现PC发送数据给cpld,长篇累牍将数据回送给pc-A simple verilog program, the realization of PC to send data to the CPLD, dozen send data back to the PC
<杨胖> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程ad7606_control

说明:ad7606 fpga接口 程序 ,实现ad7606的串口 读写,数据缓存-ad7606 controller,writen by verilog.
<wewew> 在 2024-11-09 上传 | 大小:1kb | 下载:1

[VHDL编程can1_model

说明:DSP2812 and fpga 控制 SJA1-DSP2812 and fpga control procedures SJA1000
<李兆博> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程fir

说明:FIR滤波器的FPGA实现,串行移位算法,运行周期长但资源利用率低。-FIR filter FPGA, serial shift algorithm, but the long-running cycle of low resource utilization.
<黄建华> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程hengwenxiang

说明:恒温控制器,由状态机连接到温度传感器,温度控制的控制。该代码是用verilog编写的恒温控制,在每个语句有一个中文的描述-Thermostat controller, controlled by a state machine connected to the temperature sensors, temperature control. The code is written in verilog thermostat contr
<刘禹韬> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程8bit_multiplier

说明:8bit 无符号串联乘法器,由状态机实现,用相加与移位实现乘法功能。-Unsigned 8bit serial multiplier, the state machine implementation, realized by adding the shift multiplication function.
<刘禹韬> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程syn_fifo_style_1

说明:verilog实现的,异步FIFO。所有代码在一个模块中。-verilog achieve, asynchronous FIFO. All code in a module.
<刘禹韬> 在 2024-11-09 上传 | 大小:1kb | 下载:0

[VHDL编程syn_fifo_style_2

说明:由verilog实现的,异步FIFO,分为多模块实现。-Verilog achieved by the asynchronous FIFO, divided into multiple modules.
<刘禹韬> 在 2024-11-09 上传 | 大小:1kb | 下载:0
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