[VHDL编程] load--clr-register

说明：带load、clr等功能的寄存器 VHDL语言编写，亲自运行，成功-Register VHDL language, with features such as load, clr personally run
<邹德超> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] The-various-functions-of-the-counter

说明：各种功能的计数器VHDL语言编写，亲自运行，无错-The various functions of the counter VHDL language, personally run error-free
<邹德超> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] Enumeration-type-state-machine

说明：使用列举类型的状态机VHDL语言编写，亲自运行，无错-Enumerated state machine VHDL language, personally run error-free
<邹德超> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] verilog_pwm_led

说明：基于fpga的pwm灰度控制led代码，简洁易懂-FPGA-based control led pwm gray code, simple and easy to understand
<李李> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] fp-exam

说明：FPGA基本实验，用verilog实现蜂鸣器的响灭控制，每隔一段时间蜂鸣器响-FPGA basic experimental verilog achieve buzzer rang off control, and from time to time buzzer
<zhangkaiwei> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] 1

说明：利用PCI9054桥芯片实现PCI与FPGA之间的连接，从而简化PCI总线控制，实现高速数据传输-To realize the connection between PCI and FPGA using the PCI9054 bridge chip, thus simplifying the PCI bus control, the realization of high speed data transmission
<liun> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] fdiv

说明：频率计的一个模块，即分频器模块，提供的标准信号是48MHz 输出四个信号1Hz，10Hz， 100Hz，1KHz -Frequency of a module that divider module provides the standard signal 48MHz to output four signal of 1Hz, 10Hz, 100Hz, 1KHz
<李雪> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] latch

说明：频率计设计的一个模块，即锁存器，实现了对六位计数结果和溢出信号over的锁存功能 -Frequency meter design a module latch, the six count results and overflow signal over the latch function
<李雪> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] final

说明：频率计设计的各个模块连接的总程序，即把分频器、控制器、计数器、闸门控制、锁存器、显示器都连接起来，测试频率范围为：10Hz～100MHz 第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 用六位BCD七段数码管显示读数。-The various modules connected to
<李雪> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] sw_leds

说明：精简指令cpu设计，外扩电路设计，led开发板驱动-wb_sw_leds，opencore，risc cpu design。
<浮萍> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] 38yimaqiforep8c35

说明：38译码器，cyclone2ep2c35,altera公司，-38 decoder, cyclone2ep2c35, altera
<刘钊> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] me

说明：quartus软件编写的曼彻斯特编码的vhdl 源程序-the Quartus software development, Manchester encoding vhdl source
<liuliuliu> 在 2024-10-07 上传 | 大小：1024 | 下载：0