[VHDL编程] reveal

说明：自动检测 示波器 的 输入频率 信号 的 VHDL 的 源代码-Automatically detect the input frequency signal oscilloscope VHDL source code
<胡正明> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] gen_nx64k

说明：N×64K数控分频模块，可将2.048M时钟分频为一个NX64k的时钟，在E1复用设备上应用。 -N × 64K NC frequency module can be 2.048M NX64k clock frequency for a clock, the E1 multiplexing equipment apply.
<hq> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR-filter-vhdl

说明：工程：用VHDL语言实现的FIR滤波器设计。-FIR filter using vhdl using QuartusII
<星空心晴之夏> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] vhd

说明：波形发生器 是基于VHDL的原码；可以下载下来看看。-waveform generator for VHdl
<chl> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL1

说明：4位并行加法器，a3,a2,a1,a0,b3,b2,b1,b0,cin为输入，cout,s3,s2,s1,s0为输出-4-bit parallel adder, a3, a2, a1, a0, b3, b2, b1, b0, cin as the input, cout, s3, s2, s1, s0 as the output
<张道宁> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] seg4_to_7

说明：7段数码管译码器，在quartus里面实现，4为二进制数转换为7段数码管显示方式的二进制数-7 digital control decoder, which achieved in quartus, 4 for the binary number is converted to 7-segment digital display means of a binary number
<张道宁> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] zonggongcheng

说明：三个结合起来的D触发器的vhdl，分别是电平触发，上升沿出发和下降沿出发。-Combining the three D flip-flop vhdl, respectively, trigger level, rising and falling edge start start.
<张道宁> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] vending_machine

说明：一个简单的自动售货机控制器，投足25美分便发糖果，并且自动找零-A simple vending machine controller, 25 cents will be made every move she makes candy and give change automatically
<treeyellow> 在 2024-11-15 上传 | 大小：1kb | 下载：1

[VHDL编程] Conversor_DAC

说明：conversor DAc SPTARTAN-3AN descrito en vhdl
<nyko> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] PS2

说明：设计一个计数器，信号频率为10MHZ，没10M个信号记一次数。-counter
<姜国千> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] clock_tb.v

说明：a verilog code for a clock.
<ö mer> 在 2024-11-15 上传 | 大小：1kb | 下载：0

[VHDL编程] adder16_2

说明：16位2级流水线加法器的Verilog设计-16 2 pipeline adder Verilog Design
<xiaobai> 在 2024-11-15 上传 | 大小：1kb | 下载：0