[VHDL编程] small_fifo

说明：同步fifo设计，仿真已通过，用Verilog编写，代码短小，易懂-Synchronous fifo design, simulation has been adopted, written with Verilog, code short and easy to understand
<xinghuo> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] crc

说明：用verilog实现串进并出的CRC算法-Achieved with verilog into and out of the CRC series algorithm
<santa> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] long_generator

说明：
<李小凡> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] DATA_16QAM_MAP

说明：qam星座映射也qam调制的硬件实现代码详解。用于OFDM下行链路-qam qam modulation constellation is also the hardware implementation code Xiangjie. For OFDM Downlink
<李小凡> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] vsim

说明：multiplexer 16_1 is a multiplexer with 16 inputs and 1 output.
<sarv> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] TAP1

说明：JTAG TAP statemachine verilog code
<张超> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] TAP2

说明：JTAG TAP Statemachine verilog code
<张超> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] TAP3

说明：JTAG TAP Statemachine verilog code
<张超> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] TAP4

说明：JTAG TAP Statemachine verilog code
<张超> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] RCServo

说明：CONTROLLER RCSERVO MOTOR
<yang> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] uart16

说明：一个16位的uart，可以实现串行通信，接受或者发送数据！-A 16-bit uart, serial communication can be achieved, accept or send data!
<JOY> 在 2025-04-30 上传 | 大小：1kb | 下载：0

[VHDL编程] ctc16

说明：一个定时器/计数器，里面实现了两个定时计数器，每个都可以写入方式控制器，以实现定时或者计时功能！-A timer/counter, which implements two timer counters, each of which can be written mode controller to achieve the function of time or the time!
<JOY> 在 2025-04-30 上传 | 大小：1kb | 下载：0