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[VHDL编程] fifo
说明：FIFO是通过时钟来确定是同步还是异步的，同步FIFO的读写操作是通用一个时钟来控制的。另一方面。两个不同频率或者不同香味的时钟来控制异步FIFO的读写操作。 异步FIFO 跨越时钟域的同步问题-FIFO is determined by the clock is synchronous or asynchronous, synchronous FIFO read and write operations are a common<Isabelle Cheung> 在 2024-11-16 上传 | 大小：3kb | 下载：0
[VHDL编程] IIR
说明：IIR滤波器是线性数字滤波器中最常见的一种类型。在一个给定的时间上IIR的输入依赖于它们的输入和先前的输出值。-IIR digital filter is a linear filter is the most common type. At a given time IIR input depending on their previous input and output values.<Isabelle Cheung> 在 2024-11-16 上传 | 大小：47kb | 下载：0
[VHDL编程] ug480_7Series_XADC
说明：xinlinx V7芯片 用verliog 和vhdl 实现自带adc的模拟量采集-xinlinx V7 chip with verliog and vhdl realization comes adc analog acquisition<wangsir> 在 2024-11-16 上传 | 大小：20kb | 下载：0
[VHDL编程] 8b10b_endecode
说明：8b转10b的编码和解码程序，已验证。ALTERA官方代码，有编码和解码两个文件-an 8b10b decoder, based on files Martin R and IBM paper<adfadf> 在 2024-11-16 上传 | 大小：9kb | 下载：0
[VHDL编程] verilog_uart
说明：verilog编写的uart源代码，altera官方代码，已验证-verilog prepared uart source code, altera official code, verified<adfadf> 在 2024-11-16 上传 | 大小：4kb | 下载：0
[VHDL编程] double_addsub
说明：双字的加减法的verilog源代码和testbench，已经过测试-verilog source code and testbench double word addition and subtraction, and has been tested<adfadf> 在 2024-11-16 上传 | 大小：3kb | 下载：0
[VHDL编程] pipeline_add
说明：pipeline式累加器的verilog代码和testbench文件，已验证-pipeline type accumulator verilog testbench code and documents, verified<adfadf> 在 2024-11-16 上传 | 大小：4kb | 下载：0
[VHDL编程] gray_counter
说明：altera官方格雷码计数器的verilog代码和testbench,已测试-altera official Gray code counter verilog code and testbench, have been tested<adfadf> 在 2024-11-16 上传 | 大小：5kb | 下载：0
[VHDL编程] parall_interf
说明：SPI是串行外设接口(Serial Peripheral Interface)的缩写。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间-Serial Peripheral Interface<李长兴> 在 2024-11-16 上传 | 大小：1kb | 下载：0