[VHDL编程] crc8

说明：8位crc的verilog设计 通过仿真综合验证并已应用在工程里面 -verilog of 8bit error checkout
<yangyanwen> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] DPLL

说明：全数字锁相环的verilog设计，已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog
<yangyanwen> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] Decoder

说明：the decoder program are used to decode the data for 4:1 decoder using xilinix
<prabakaran> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] mux

说明：the multiplexer program are designed 2:1 and 4:1 in verilog model
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[VHDL编程] UART

说明：the uart transmitter and receiver are used to design the data transmission for 8bit sipo and piso in verilog
<prabakaran> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] bram_test

说明：Hex file to Binary file conversion using VHDL
<mmurali> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] round_three_stage

说明：3 stage round arbiter using verilog
<mmurali> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] round_robin_vhdl

说明：Round Robin using VHDL
<mmurali> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] speed_test

说明：QuartusII运行环境下的计数器的VHDL源代码，其中有部分文档说明。-QuartusII operating environment under the counter VHDL source code, some of them documented.
<桂子> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] DigitalEggTimer

说明：timeer for cooks with simulation
<Ruth> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] DP_RAM.v

说明：tis about dpram... if u have any quries fell free to ask -tis is about dpram... if u have any quries fell free to ask
<kumar> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR

说明：The first three examples illustrate the difference between RTL FSMD model (Finite State Machine with Datapath buildin) and RTL FSM + DataPath model. From view of RT level design, each digital design consists of a Control
<dhanagopal> 在 2024-11-16 上传 | 大小：1kb | 下载：0