[VHDL编程] jishuqi

说明：电子设计自动化中的计数器的实现程序，基于VHDL语言完成的-Electronic design automation in the realization of counter procedures, based on the VHDL language completed
<王康> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] RTC_Test_Top

说明：用Actel公司的Fusion系列FPGA开发的RTC实验程序-With Actel' s Fusion Series FPGA development of experimental procedures RTC
<毕京鹏> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] 4

说明：Verilog写的 8 位超前进位加法器-Verilog write 8-bit CLA
<孔祥> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] 5

说明：
<孔祥> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] 7

说明：verilog 写的 “梁祝”乐曲演奏电路-verilog wrote " The Butterfly Lovers" music concert circuit
<孔祥> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] fifo

说明：A First in first out buffer in Verilog
<Ran> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] async_receiver

说明：Asynchronous receiver
<Ran> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] OscilloscopePrototype

说明：A prototype of Digital Oscilloscope
<Ran> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] async_transmitter

说明：An Asynchronous transmitter to be used in digital oscilloscope
<Ran> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] OutputManager

说明：An output manager for Digital Oscilloscope
<Ran> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] txmit

说明：异步串口发送模块，数据位8位，一位起始位一位结束位-Send asynchronous serial module, 8 data bits, one bit a the end of the start bit
<fang> 在 2024-10-14 上传 | 大小：1024 | 下载：0

[VHDL编程] edge_check2

说明：一种实用的上升沿检测程序，可用于上升沿检测，或根据上升沿生成高低电平等-Rising edge of a practical testing procedure can be used for rising edge detection, or generated in accordance with the high-low, such as rising edge
<fang> 在 2024-10-14 上传 | 大小：1024 | 下载：0