[VHDL编程] VHDL-projects

说明：I have simple five VHDL projects. I use FPGA Spartan3A family board with XC3S50A FPGA chip. This project was created in Xilinx ISE Design Suite version (13.2).It contains divider,XOR blocks, counters, moore automat and m
<Jaroslav> 在 2024-11-18 上传 | 大小：1.44mb | 下载：0

[VHDL编程] fpga

说明：FPGA代码，包含地址译码模块、16位锁存器、AD片选、死区及滤除窄脉冲、过流和短路保护、解除脉冲封锁模块、PWM模块、PWM选择 -FPGA code, including the address decoder module 16 latches, AD chip select, filter out the dead and narrow pulse, overcurrent and short circuit protect
<qiqi> 在 2024-11-18 上传 | 大小：168kb | 下载：0

[VHDL编程] lvds

说明：lvds通信协议程序，已调通,并包含一些相关资料-lvds communication protocol procedures have been transferred through, and contains some relevant information
<qiqi> 在 2024-11-18 上传 | 大小：4.88mb | 下载：0

[VHDL编程] 5_ADC_Lab

说明：基于altera公司MAX10型FPGA的ADC调试程序-ADC-based debugger altera company MAX 10 type of FPGA
<qiqi> 在 2024-11-18 上传 | 大小：6.47mb | 下载：0

[VHDL编程] 6_USB_to_SDHC_Lab

说明：基于altera公司MAX10型FPGA的usb至sdhc通信的调试程序-Altera company based debugger MAX 10 type of FPGA to sdhc usb communication
<qiqi> 在 2024-11-18 上传 | 大小：2.7mb | 下载：0

[VHDL编程] 8_MIPI_to_HDMI_Terasic

说明：基于altera公司MAX10型FPGA的mipi至hdmi通信的调试程序-Altera company based debugger type of FPGA MAX 10 spi to hdmi communication
<qiqi> 在 2024-11-18 上传 | 大小：3.19mb | 下载：0

[VHDL编程] herisong

说明：untuk fuzzy logic program
<Heri Agus Susanto> 在 2024-11-18 上传 | 大小：6kb | 下载：0

[VHDL编程] RGB2YUV

说明：用verilog语言将RGB颜色空间转换为YUV颜色空间，可以使用的，大家可以试试，初学者可以帮助理解-Convert RGB to YUV with verilog language, can use, you can have a try, can help beginners to understand
<余康为> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] RGB2YUV_TB

说明：将RGB颜色空间转换为YUV颜色空间的testbench，用verilog写得，可以测试看看。-Convert RGB color space to YUV color space testbench, written in verilog, can test and see.
<余康为> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] qwe

说明：基于quartus II verilog语言编程，实现有源蜂鸣器播放两只老虎 -Based on quartus ii verilog language programming, the realization of active buzzer playing two tigers
<李修同> 在 2024-11-18 上传 | 大小：3kb | 下载：0

[VHDL编程] Piplined_RCA

说明：Pipelined Ripple Carry Adder verilog source file
<kdg> 在 2024-11-18 上传 | 大小：2kb | 下载：0

[VHDL编程] cla

说明：Carry Lookahead verilog source file
<kdg> 在 2024-11-18 上传 | 大小：1kb | 下载：0