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[VHDL编程mealy1

说明:mealy 状态机的独热编码源程序,接受么mealy状态机的编写规则。-mealy state machine of one-hot encoding source code, you mealy state machine to accept the preparation of the rules.
<liyanjun> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程moore1

说明:moore 状态机的一个简单的事例,初学者很好的地实例!-moore state machine of a simple example for beginners to very good example!
<liyanjun> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程hz

说明:万能频率器,可以修改其中的参数,可是实现任意的分频!很方便!-Universal frequency, you can modify one of the parameters, but any implementation of the sub-band! Very convenient!
<liyanjun> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程VHDLexample

说明:here is a VHDL example
<nick> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程clk_div

说明:VHDL描述的时钟分频电路,用途广-VHDL descr iption of the clock divider circuit, uses widely ...
<zhan> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程spreadspectrum1

说明:these are verilog files but i am uploading in text(notepad) format
<shiva> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程spreadspectrum2

说明:these files are written in verilog but i am uploading in text format
<shiva> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程spreadspectrum3

说明:these files are written in verilog but i am uploading in text format
<shiva> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程spreadspectrum4

说明:these files are written in verilog but i am uploading in text format
<shiva> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程FPQ

说明:分频器的vhdl描述,在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频-Divider vhdl descr iption of the source code at the completion of the CLK clock signal frequency of 2 hours, 4 minutes frequency, frequency of 8 hours, 16 minutes frequency
<LS> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程ADC0809VHDL

说明:文件名:ADC0809.vhd功能:基于VHDL语言,实现对ADC0809简单控制说明:ADC0809没有内部时钟,需外接10KHz~1290Hz的时钟号,这里由FPGA的系统时钟(50MHz)经256分频得到clk1(195KHz)作为ADC0809转换工作时钟。-File name: ADC0809.vhd features: Based on the VHDL language, easy to control implement
<王远东> 在 2024-11-17 上传 | 大小:1kb | 下载:0

[VHDL编程caideng

说明:彩灯控制器 vhdl语言开发 eda实验-Lantern controller vhdl language test eda
<王雪> 在 2024-11-17 上传 | 大小:1kb | 下载:0
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