[VHDL编程] 用VHDL语言实现四人智力竞赛抢答器的设计

说明：1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb，进行锁存的同时发出aim信号实现声音提示，并使count模块进行答题时间的倒计时，在计满100妙后送出声音提示； 2、用ch41a模块将抢答结果转换为二进制数； 3、用sel模块产生数码管片选信号； 4、用ch42a模块将对应数码管片选信号，送出需要的显示信号； 5、用七段译码器dispa模块进行译码。
<wei_8866@126.com> 在 2009-05-09 上传 | 大小：1.74kb | 下载：1

[VHDL编程] Reed Solomon Code (32,16)

说明：這篇是RS_CODE 16IN 32Out 範例
<ouch12345@126.com> 在 2011-04-26 上传 | 大小：1.7kb | 下载：0

[VHDL编程] VERILOG DDS 正弦输出

说明：Verilog 编写
<ymthink> 在 2011-08-12 上传 | 大小：1.75kb | 下载：0

[VHDL编程] air_conditioner

说明：air-conditioning temperature control circuit finite state automaton
<besoyal@yahoo.gr> 在 2012-02-22 上传 | 大小：1.72kb | 下载：0

[VHDL编程] 17阶FIR滤波器VHDL代码及说明文档

说明：
<zhjs825@sina.com000825> 在 2012-05-07 上传 | 大小：1.61kb | 下载：0

[VHDL编程] 直方图统计的Verilog实现

说明：chengxu:直方图统计的Verilog实现，大家可以共同学习
<slllclla> 在 2012-07-31 上传 | 大小：1.93kb | 下载：0

[VHDL编程] FIFO.VHD

说明：VHDL实现FIFO，模块化，可以直接使用。
<1269197367@qq.com> 在 2013-05-04 上传 | 大小：1.87kb | 下载：0

[VHDL编程]  4-bit SISO shift register.

说明：Shifter_Modified 4-bit SISO shift register.
<mamine2ia> 在 2018-03-08 上传 | 大小：1.86kb | 下载：0

[VHDL编程] Verilog HDL

说明：2015年全国电子设计大赛F题，时间间隔测量模块，占空比测量模块，ISE编写的verilog程序。(2015 national electronic design competition F title, time interval measurement module, verilog program written by ISE.)
<鹤鹤鹤鹤> 在 2024-11-18 上传 | 大小：2kb | 下载：0

[VHDL编程] adc_cfg

说明：adc器件ads62p49配置代码，已在工程中验证可用(Temperature sensor DS18B20 parses the code, has verified the ADC device configuration code, has been verified available)
<清远怡然> 在 2024-11-18 上传 | 大小：2kb | 下载：0

[VHDL编程] Rs通用编码

说明：适用各种体制的RS编码，Verilog实现，配置本原多项式参数即可
<1314@someone> 在 2019-08-29 上传 | 大小：1.71kb | 下载：0

[VHDL编程] matrix multiplcation example

说明：this is matrix multiplcation example code
<prabhu> 在 2022-10-12 上传 | 大小：1.84kb | 下载：0