[VHDL编程] CIC_filter

说明：三级级联梳状滤波器（CIC）的verilog实现。顶层模块top_moduole下面包含三个子模块，积分模块integrated，抽取模块decimate和梳状滤波器模块comb，已验证可综合通过并实现CIC功能-Three-level cascade comb filter (CIC) verilog implementation.Top-level module top_moduole below contains three ch
<xuzigeng> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] uart_tx

说明：带有奇偶校验功能的的串口发送模块，实现uart功能。verilog硬件描述语言实现-With the function of parity of serial port to send module, uart functions.Verilog hardware descr iption language to realize
<xuzigeng> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] ADC_TLC549

说明：verilog编写，利用fpga自带ADC芯片tlc549实时采集电压信号，并通过数码管显示。-verilog write, use fpga comes tlc549 ADC chip voltage signal real-time acquisition and through digital display.
<> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] rx_tx_demo

说明：用verilog实现的少量字符串的连续收发，添加了FIFO模块，稍微修改下就可以使用。-Receive a small amount of a continuous string of verilog implementation, added FIFO module, can be used under slightly modified.
<> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] control_logic

说明：PCI总线的状态机程序，用突发模式写的，单周期可以用，突发模式没驱动，很好的东西哦-PCI bus state machine programs written using burst mode, single-cycle can be used, no burst mode driver, a very good thing, oh
<张浩阳> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] reversible-squarer

说明：it is hybrid squarer circuit which will be designed using reversible gates which having les hardware complexity with compared to the conventional gates
<ajay kumar> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] FFT16

说明：FFT变换的代码，适合初学者学习。16点FFT-FFT transform code, suitable for beginners to learn. 16 FFT
<吕攀攀> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] ML605_RX_H264

说明：H.264视频压缩硬件语言，基于ＦＰＧＡ的设计语言。非常棒的语言设计-Solution of H.264 video compression hardware design language, based on FPGA language
<呈祥> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] sync_module

说明：fpga 关于verliog vga 7123的程序代码
<毕刚> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] caideng8

说明：计能让一排灯（8只）自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。控制器应有两种控制方式： ◆规则变化。变化节拍有0.5秒和0.25秒两种,交替出现,每种节拍可有8种花样,各执行一或二个周期后轮换。 彩灯变化方向有单向移动,双向移动,跳跃移动等。 ◆ 随机变化。变化花样相同，但节拍及花样的转换都随机出现。 -Total make a row of lights (8) to automatical
<黎铖> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] original-1-by-16-bit-multiplier

说明：原码一位乘16位乘法器 用VerilogHDL语言实现-Original code A by 16-bit multiplier VerilogHDL language used to achieve
<李博华> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] HWL_ASYNC_FIFO_DRAM_BA

说明：asynchronous fifo based on distributed RAM. xilinx fpga. VErilog language.
<D> 在 2024-10-16 上传 | 大小：2048 | 下载：0