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[VHDL编程] UART_Verilog
说明:uart接收模块,Vrilog编写,实现与PC机的同信-UART Receiver module<tyb0220> 在 2024-11-19 上传 | 大小:2kb | 下载:0
[VHDL编程] TX_ASYNC_for_module_UART
说明:Tx Async fpr module UART written in Verilog Libero core generator.-Tx Async fpr module UART written in Verilog Libero core generator.<roob> 在 2024-11-19 上传 | 大小:2kb | 下载:0
[VHDL编程] denoise_tb
说明:基于Bayer算法的图像实时采集去噪处理的仿真实现方法-Simulation of Real- time Image Denoising Based on Bayer Algorithm<施楠> 在 2024-11-19 上传 | 大小:2kb | 下载:0