[VHDL编程] IRIGDECODE

说明：IRIG-b 解码模块 采用VHDL编写，简单实用，已实测验证-IRIG-B DECODE VHDL
<hw> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] DataPathComponent.vhd

说明：Solo componentes para un single Datapath
<asdrubal07> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] adder_4

说明：四位加法器的三种实现方法，包括行为级描述、行波进位加法器、超前进位加法器-Three of four adder implementations, including behavioral descr iptions, ripple carry adder, look-ahead adder
<陈谋奇> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] ds1820

说明：基于FPGA的温度控制系统 VHDL 数码管显示温度 ds1820 温度报警-The temperature control system based on FPGA VHDL digital display temperature ds1820 temperature alarm
<笑点低> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] spi_4_2ch

说明：FPGA spi接口源码，可实现两个从机，扩展后可快速实现多从机，设置灵活，简单方便，有注释-FPGA spi interface source code, can achieve the two slaves, after expansion can quickly achieve multiple slaves, set flexible, easy to use, there is a comment
<江志成> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] 9_timer

说明：fpga的nios timer程序，可快速了解fpga nios核的配置方法-fpga' s nios timer program, you can quickly learn how to configure fpga nios nucleus
<汪洋> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] AD9362

说明：一种基于xilinx S6，verilog语言，实现AD9362,IDDR ODDR接口的设计，已经过实际测试-Based xilinx S6, verilog language, achieve AD9362, design IDDR ODDR interface, has been the actual test
<> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] data_switch

说明：verilog 实现15bit数据与176bit数据间的相互转换，可根据此代码作一定的修改，可以实现其他位宽数据的转换-verilog to achieve mutual conversion between 15bit data with 176bit data can make certain changes based on this code, you can achieve the conversion of other bi
<> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] ldpc-decoder-code

说明：Specify the decision method used for decoding as one of Hard decision | Soft decision . The default is Hard decision . When you set this property to Hard decision , the output is decoded bits of double or logical data ty
<shankar.m> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] usb_sim_model

说明：EZ-USB的仿真模型，Verilog实现，能够实现端点传输，自用。-EZ-USB simulation model, Verilog implementation, to achieve the endpoint transmission, personal use.
<爱阳阳> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] 8B10B

说明：以太网PHY层中的组成部分 8B10B编码器-Part of the Ethernet PHY layer in 8B10B encoder
<MR_shang> 在 2024-10-16 上传 | 大小：2048 | 下载：0

[VHDL编程] uart_8

说明：用verilog描述的串口通信接口，主体为接收机和发送机两个模块-Serial communication interface with Verilog descr iption, subject to a receiver and transmitter module two
<MR_shang> 在 2024-10-16 上传 | 大小：2048 | 下载：0