[VHDL编程] dividor-design

说明：本程序实现了快速除法运算，程序设计简单实用，方便移植-this is a Division
<qqw> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] CRC

说明：利用VHDL语言,用FPGA设计一个数据通信中常用的数据检错模块—循环冗余校验CRC模块,选用当前应用最广泛的EDA软件QUARTUS II作为开发平台-Using VHDL, FPGA design of a common data in data communication error detection module- Cyclic Redundancy Check (CRC) module, currently the most
<liangqing> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] trafic

说明：traffic.v&test stimulas ,traffic control system
<张雷> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] mac21

说明：this file is a multiply and accumulate logic built in VHDL platform.-this file is a multiply and accumulate logic built in VHDL platform.
<varun konda> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] man2uart_latest.tar

说明：fpga uart串口ip核，源代码例程。-fpga uart ip core
<Aden> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] con_addr_32

说明：因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so
<Peter> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] Cordic_matlab

说明：实现自然对数运算的cordic算法的matlab浮点仿真，以及针对FPGA硬件平台的定点仿真测试-Achieve natural logarithm of cordic algorithm matlab floating point emulation, and FPGA hardware platform for fixed-point simulation testing
<dutiao> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] AD9288

说明：AD9288的器件图，参照资料自制。有需要的下载。-AD9288 device diagram, reference information homemade. There is a need to download.
<赖世明> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] serial-port-communication

说明：实现串口通信的verilog代码，简述基本串口通信功能的实现-serial port communication verilog code
<徐以为> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] muti-function-clock

说明：用来实现多功能数字钟，可调节闹钟铃声和数码管显示-muti-function digital clock verilog code
<徐以为> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] sqrtaTB

说明：Write a HDL Code to find the square-root of the given value.
<Aftab Rai> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] arm

说明：此程序是ARM+FPGA的总线通信程序，我只提供FPGA这一边的，其实我现在把这个程序移植到dsp+cpld上面去了，那个程序其实都出不多-This program is ARM+ FPGA bus communication procedures, I only FPGA side, in fact, I now put this program ported to dsp+ cpld go above, and that the p
<meng219902> 在 2024-11-19 上传 | 大小：2kb | 下载：1