[VHDL编程] vhdlclock

说明：EDA设计实验，用VHDL编写的数字时钟代码，能显示分，秒，小时。根据所设置的频率不同，能够调整时间快慢。-EDA design of experiments, prepared by VHDL code digital clock showing the hours, seconds, hours. According to the frequency of different settings, time to adjust spe
<林怡> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] lcd

说明：exemple vhdl couter to lcd
<JODY36D> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] A_bit_serial_data_transmitter

说明：比特序列传送模块 把输入的八位比特数据 做循环后每个比特输出 详细请看英文描述-• To create Verilog-HDL modules written in the RTL style appropriate for both simulation and synthesis, for the various component parts of an Asynchronous Serial Data Trans
<吴德昊> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] TRL_Design_of_a_asynchronous_bit_serial_data_trans

说明：RTL 异步数据传送模块 用verilog HDL 语言描述 输入为八比特数据，执行操作后异步每比特输出。-• To create Verilog-HDL module written in the RTL style appropriate for both simulation and synthesis, for an Asynchronous Serial Data Transmitter. •
<吴德昊> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] halfadder

说明：实现全加器的不可或缺的东西，半加器，功能就是为了全加器做好准备-halfadder
<xiaopeng> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] EDA

说明：用VHDL语言编写的时钟显示的源程序代码-VHDL language used to display the clock source code
<shulin> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] sram64

说明：随机存储器VHDL代码，已用quartusII6.0验证，可用，可实现模块-Random access memory VHDL code has been used to verify quartusII6.0 can be used to deliver modules
<干璐> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] multiplyUnit2

说明：verilog multiply algorithm
<ash> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] I2C_Master

说明：I2C program (Inter IC bus)
<mangesh.kathale> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] 4

说明：VHDL 波形发生器VHDL程序与仿真-VHDL Waveform Generator and Simulation of VHDL procedures
<佚名> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] uarts

说明：RS-232 interface example for FPGA/EDA developers
<jools> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] kp_lcd

说明：This is Keypad and LCD interface C code Tested on Sparton 3 xilinx FPGA.
<bhagwan> 在 2025-01-20 上传 | 大小：2kb | 下载：0