[VHDL编程] BlockRAM

说明：xilinx BlockRAM 级联，利用Xilinx原语（非IP Core），更大灵活性-xilinx BlockRAM cascade, using Xilinx primitive (non-IP Core), greater flexibility
<blackmew> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDLtlight

说明：智能控制交通灯。分主路辅路，当辅路无车时主路保持绿灯，当辅路有车通过时辅路亮绿灯，并且在最短五秒钟之后或者20秒之内返回原来的状态。-Intelligent control of traffic lights. At the main road and side roads, as roads without the green light when the main road to maintain, when the roads w
<小白> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] UTOPIA

说明：utopia接口模块VHDL源码,实现UTOPIA接口功能,可进行UTOPIA接口仿真-utopia interface module VHDL source code to achieve UTOPIA interface functions can be carried out UTOPIA Interface Simulation
<falcon_cq> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] TranslateToUTOPIA

说明：VHDL写一个转换到utopia接口的转换源程序.可以进行utopia接口的仿真试验-VHDL to write a converter to convert source utopia interface. Can utopia interface simulation test
<falcon_cq> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] FIFO

说明：一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证-A source prepared by VHDL FIFO (FIFO) buffer module. Can verify FIFO simulation
<falcon_cq> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] mini_fifo

说明：另外一个用VHDL源码编写的FIFO模块程序,可以比较一下和FIFO有什么区别.-Another, prepared by using VHDL source FIFO module procedures, you can compare and What is the difference between FIFO.
<falcon_cq> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdl

说明：自己弄的一小段程序代码，给大家看看，望多给点意见。-Get their own small section of program code, for everyone to see, hope more points.
<胡懿君> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] f2812I2C_EEPROM

说明：用VHDL语言实现扩展IIC接口的功能，-VHDL language used to achieve the expansion of IIC interface functions,
<mpfei> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] elecfans.comMPSK

说明：用VHDL实现的基带信号进行MPSK调制 及串并转换-Achieved using VHDL baseband MPSK signal modulation and SERDES
<王黎波> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ENCODE

说明：本源码实现交织编码，源码为VHDL语言。运行于发射端FPGA。-Interleaved Coded achieve this source, source code for VHDL language. Running on the transmitter FPGA.
<yinglun> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] 24clock

说明：实现60进制的计数，每60个脉冲上升沿进一次位。-60 M
<李家兴> 在 2025-01-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ram

说明：存储器模块生成，采用16位数据总线，5位读写地址总线，异步清零！-Memory modules generated, using 16-bit data bus, 5 to read and write address bus, asynchronous Clear!
<齐磊> 在 2025-01-20 上传 | 大小：2kb | 下载：0