[VHDL编程] display_control

说明：一个LCD控制器的verilog源代码，可以方便的控制TFT LCD！-An LCD controller Verilog source code, can easily control TFT LCD!
<shi> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] top

说明：FPGA程序的top.v文件，主要实现DDS信号发生器功能，通过定时器，可简单实现输出幅值无极跳变-FPGA procedures top.v documents, the main function of DDS signal generator, through the timer can be simple to achieve the output amplitude wuji hopping
<陈剑> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] multiply

说明：Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真-Verilog hdl language commonly used multiplier design, can use the ModelSim simulation
<许立宾> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] add

说明：Verilog hdl语言 常用加法器设计，可使用modelsim进行仿真-Verilog hdl language commonly used adder design, can use the ModelSim simulation
<许立宾> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] GFmultiply

说明：Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真-Language Verilog hdl Galois field GF (q) multiplier design, can use the ModelSim simulation
<许立宾> 在 2025-05-09 上传 | 大小：2kb | 下载：1

[VHDL编程] divide

说明：Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真-Commonly used languages Verilog hdl divider design, can use the ModelSim simulation
<许立宾> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] PWM

说明：使用VERILOG 语言产生PWM波。只需要使用处理器或内核直接配置相应的寄存器就可以输出PWM波。-VERILOG language use PWM wave generated. Only need to use the processor or core directly corresponding configuration register can output PWM wave.
<望习才> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] 64_tlc

说明：交通控制灯的控制设计 实现的功能基本齐全-Traffic control light control design to achieve an almost fully functional
<姜慧> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] 38yima

说明：本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。-This article was prepared by using VHDL language decoder 38 for doc format, please copy to the appropriate software such as maxplus in the re-use.
<网天才> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] cla16

说明：verilog code 16-bit carry look-ahead adder output [15:0] sum // 相加總和 output carryout // 進位 input [15:0] A_in // 輸入A input [15:0] B_in // 輸入B input carryin // 第一級進位 C0 -verilog code16-bit carry look-ahead a
<沙嗲> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] array_multiplier

说明：verilog code array_multiplier output [7:0] product input [3:0] wire_x input [3:0] wire_y -verilog codearray_multiplieroutput [7:0] product input [3:0] wire_x input [3:0] wire_y
<沙嗲> 在 2025-05-09 上传 | 大小：2kb | 下载：0

[VHDL编程] SRT

说明：verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder -verilog coderadix-2 SRT dividerinput [7:0] Dividend input [3:0] Divisor output [4:0]
<沙嗲> 在 2025-05-09 上传 | 大小：2kb | 下载：0