[VHDL编程] test_tb

说明：good VHDL example , it is good work and complete project
<shobhit> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] PipeLine-GCD-DSP

说明：流水线结构的最大公约数处理器，处理的数据为32bit,采用64级流水线实现。-A pipeline sturcture GCD DAC, data width is 32bit.
<yefeng> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] third

说明：codes for dual ported RAM
<Anish Goel> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] NIOS2float

说明：NIOS II中计算浮点数乘除法的函数，可以极大地缩短浮点数运算的执行时间。-Floating-point multiplication and division of functions computed NIOS II, can greatly shorten the execution time of floating point operations.
<> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] Multiplieur_solutions_1a2

说明：MULTILIEUR VHDL SOUS LA FORME DUN MINI PROJET AVEC TOUS LES CODES SOURCES ET LEURS CORRECTIONS BONNE LECTURE
<Meriam> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] Frame-synchronization

说明：帧同步状态机主要是为了克服通信中可能出现的各种意外情况，包括信号丢失、信道误码等造成的通信中断，尽量维护正常的通信的进行。当系统启动后，同步状态机处于失步态，并且不断搜索输入信号中的有效同步模式（“10011011”），一旦当其找到一个有效的同步模式后，进入预同步态；在预同步态还不能完全确定当前找到的帧开始位置（由同步模式确定的位置）是正确的，还需要继续检查2个相隔一个帧长（256个时钟）后的位置是否仍然存在有效的同步模式，如果存在那么
<刘旭> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] verilogiic1121

说明：用verilog状态机写的IIC通信模块，包括两个子模块和一个顶层模块，均为verilog源码-Written in verilog state machine IIC communication module, including two modules and a top-level module, they are all the verilog code.
<zhaolin> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] ADXL345_acc

说明：void Delay5us() void Delay5ms() void ADXL345_Start() void ADXL345_Stop() void ADXL345_SendACK(bit ack) bit ADXL345_RecvACK() void ADXL345_SendByte(BYTE dat) BYTE ADXL345_RecvByte() void ADXL345_Re
<mangbudie> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] Adder

说明：本代码为用三种方法实现verilog加法器代码，在ISE中基于Spartan6仿真成功。-This code is used three methods to achieve adder verilog code, based on the success in the ISE Spartan6 simulation.
<lihongye> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] RS-encoder

说明：RSC encoder in VHDL. Hope it helpful.
<thang> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] Nexys4_Master_ucf

说明：DIGILENT NEXYS MASTER UCF
<keley> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] ADS8330_Module

说明：模数转换芯片ADS8330的Verilog HDL源程序，已在项目中验证了其可行。-Analog to digital conversion chip ADS8330 of Verilog HDL source code, has verified its feasibility in the project.
<avion> 在 2025-01-31 上传 | 大小：4kb | 下载：0