[VHDL编程] EDA

说明：1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器）
<wanghao> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] vga-timing-generator

说明：VGA时序产生，可用于VGA接口的时序控制-VGA Timing Generator
<jerry> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] LCD_clock

说明：FPGA秒表，LCD1602显示,就是简单的有个暂停键，按一下开始再按一下暂停-FPGA stopwatch, LCD display
<jun> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] efuse_ctrl

说明：E-fuse controller for TSMC 0.16um
<林文榮> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] MRAM2012

说明：STT-MRAM磁性存储器全部verilog代码和仿真验证代码，包括行为模块，读写模块和控制模块，已经经过验证完全正确-STT-MRAM magnetic memory all the code and simulation code, including behavior module, reader module and the control module, has been proven entirely correct
<泉哥哥> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] tdc

说明：线性伸展TDC的verilog，包含门级网表-TDC linear stretch of verilog, includes gate-level netlist
<lijinpeng> 在 2025-01-31 上传 | 大小：4kb | 下载：1

[VHDL编程] DE1_D5M

说明：// --- --- --- --- --- --- --- --- --- --- --- -- // Copyright (c) 2007 by Terasic Technologies Inc. // -------------------------------------------------------------------- // // Permission: // // Terasic gr
<len> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] test-of-reaction-time

说明：利用DE2开发板设计一个，测试反应时间的程序，并把时间显示出来。-Use DE2 development board to design a test of reaction time program, and the time is displayed.
<zx> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] std_logic_1164

说明：VHDL的基本库，是学习VHDL的最原始也是最好的资料，代码很规范-VHDL basic library, learning VHDL most original and best information, the code is standardized
<以利亚> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] ethernet_test_top

说明：Ethernet Code for Spartan6 FPGA
<Subbu> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] New_UART_verilog

说明：这个是最新的UART的verilog代码，里边含有和UART相关的所有function,比如状态机，接收发送FIFO等相关代码。-New UART verilog sample code,Include FIFO code state mashine code ,recevier/trasmiter code
<parkershe> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] i2c-master

说明：I2C Master Code in Verilog using Finite State Machine.
<Shekhar Jha> 在 2025-01-31 上传 | 大小：4kb | 下载：0