[VHDL编程] mdi_o

说明：这个是mdio的源码程序，可以拿来直接用-this is mdio program
<王风> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] ADC_interface

说明：在FPGA上编写的通过SPI总线配置外部ADC芯片DADC9653的程序，通过板级调试，验证可用。程序通过状态机实现，将需要配置的寄存器值转为SPI总线的数据格式发送出去。-Configuring External ADC chip DADC9653 through SPI bus program on FPGA written by board-level debugging, verification is available. P
<李广> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] ADC0809-

说明：ADC0809 AD转换器的VHDL程序实现-ADC0809 AD converter VHDL program realization
<zj> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] Sequence-Detector

说明：利用状态机设计一个序列检测器，用以检测“1101”。用btn[1]和btn[0]作为输入分别代表1和0，输入的当前数字显示在数码管最后一位，每当新输入一个数字，之前输入的数字左移一位，依次显示出最近输入的四位数字，无输入时数码管不显示任何数字。clk时钟需要分频后才可作为检测时钟（建议分频至190Hz），每当检测到序列中有“1101”出现时，led[0]点亮，即数码显示管上显示“1101”时led[0]点亮；当按下btn[2]时恢复初始
<刘东辉> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] DPLL

说明：对输入信号实现1.5倍频，输入数字信号频率范围 是1050~1100Hz（不一定是50 占空比的方波，并且输入信号频率可能在1050~1100Hz内缓慢变化，频率变化速率不高于小于10Hz/s），要求输出50 占空比的信号，并且频率是输入的1. 5倍，并能够连续跟踪输入频率的以及相位改变。-The input signal to achieve the 1.5 multiplier, input digital signal frequ
<刘东辉> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] Synchronous-FIFO

说明：FIFO是英文FIRST-IN-FIRST-OUT的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常方便，但是缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成 FIFO的主要功能是基于对双口RAM的读写控制来完成的，根据双口RAM的数据存储状况产生空满信号。双口RAM指的就是能同时对RAM进行读写操作的RAM存储器 -FIFO is an abbreviation of t
<刘东辉> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] Four-bit-signed-number-division

说明：设计四位定点有符号整数除法器（op=ai÷bi），软件仿真通过后下载到FPGA板子进行验证 [具体要求] 1、 使用clock为输入时钟信号，其频率为50MHz 2、 使用拨码开关sw7~sw4为被除数ai，其中sw7为MSB(高位)，sw4为LSB(低位) 3、 使用拨码开关sw3~sw0为除数bi，其中sw3为MSB，sw0为LSB 4、 使用按钮btn<0>作为输入确定信号，在每次改变输入时按下按钮
<刘东辉> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] basesignal

说明：产生一个长为1000的二进制随机序列，“0”的概率为 0.8，”1”的概率为0.2；  对上述数据进行归零AMI编码，脉冲宽度为符号宽度 的50 ，波形采样率为符号率的8倍，画出前20个符 号对应的波形（同时给出前20位信源序列）  改用HDB3码，画出前20个符号对应的波形  改用密勒码，画出前20个符号对应的波形  分别对上述1000个符号的波形进行功率谱估计，画出 功率谱 &
<王先生> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] Verilog_32bit_Adder

说明：32位超前进位加法器的改进Verilog实现-Improved Verilog implementation of 32 bit ahead carry adder
<李某人> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] FPGAcode

说明：verilog HDL语言编程实现比较、分频、除法、阻塞与非阻塞语句的源文件和test文件-compare, division,half_clock,block and unblock
<wxy> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] DTSM

说明：在开发板上可以实现从00到59的计数，相当于一个60进制的计数器，里面包括了将脉冲分频的代码编写-In the development board can be achieved 00 to 59 counts, the equivalent of a 60 hexadecimal counter, which includes the pulse frequency of the code
<张宇晴> 在 2025-01-30 上传 | 大小：4kb | 下载：0

[VHDL编程] FPGA_BDPSK

说明：FPGA实验_BDPSK调制解调器设计(包含10个模块)-Experimental _BDPSK modem FPGA design (including 10 modules)
<俞华义> 在 2025-01-30 上传 | 大小：4kb | 下载：0