[VHDL编程] aurora_1_example

说明：serial communication using aurora core
<phani> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] VHDL

说明：分块地址产生电路，根据FPGA的要求，按照存储模块分块管理的要求产生电路-Block address generating circuit according to the requirements of FPGA, the memory module according to the requirements of the management block generating circuit
<王亚鹏> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] rms_cal

说明：基于VHDL的有效值求取，内含低通滤波子模块-RAM CAL with LPF by VDHL
<黎明> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] MIPS

说明：研究生课程 ： 简易MIPS核的systemc实现代码-Graduate courses: Simple MIPS core implementation code based on SystemC
<徐东超> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] frame

说明：verilog编写的帧同步检测代码及仿真程序。帧信息序列用伪随机码表示，同步码为100110-fr a me synchronization detection code written in verilog and simulation procedures with fr a me information using a pseudo-random code sequence, and synchronization code 10
<薛思洋> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] module-dapeng

说明：本代码基于FPGA实现了计时范围：00’00”00 ~ 59’59”99，显示的最长时间为59分59 秒的功能。数字秒表的计时精度是10ms。显示工作方式：a、用八位数码管显示读数 b、用两个按钮开关（一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停）-This code based on FPGA to realize the timing range: 00 00 00 ~ 59 59 "99," according t
<董婷> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] cnt1_fenpin

说明：基于vhdl的任意分频程序，可调占空比，-Based on an arbitrary dividing vhdl procedures, adjustable duty cycle,
<刘诗男> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] verilog--dianhuajifei

说明：详细介绍了电话计费系统的计时，计费！详细的程序说明-Details of the timing telephone billing system, billing! Detailed descr iption of the procedures
<王龙> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] encrypt_8_tea_complete

说明：This complete project for 8-bit TEA algorithm. Actually, at least 32-bit for TEA and you can change number of bits. This folder consists of five vhdl files. one top level entity named encrypt_8 and the remaining four are
<Mar Mar> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] verilogHDL

说明：自己写的一些Verilog HDL小程序，来自课本的例程-Verilog HDL himself wrote some small programs, routines from textbooks
<刚刚> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] frequency_division

说明：三分频电路是硬件工程师招聘中必考题目，看似简单却能够挂到很多人，这里给出三分频的VHDL设计，其他奇数分频电路均可以参考此分频设计。其中并附有简单的偶数分频设计-Here are three points frequency VHDL design, other odd points frequency circuit can refer to this crossover design.
<lirui> 在 2025-01-31 上传 | 大小：4kb | 下载：0

[VHDL编程] bypassfull

说明：half-adder 8-bit using multiplexer
<ganesh> 在 2025-01-31 上传 | 大小：4kb | 下载：0