资源列表

« 1 2 ... .89 .90 .91 .92 .93 3394.95 .96 .97 .98 .99 ... 4311 »

[VHDL编程sp601_sayac_sysgen_OK

说明:This a counter project for simulink using system generator blocks. There is LED output. I implemented it on spartan sp601 development board and it works.
<onur> 在 2025-01-30 上传 | 大小:340kb | 下载:0

[VHDL编程10-sequence-detector

说明:本系统采用实验箱的48MHz时钟作为输入时钟,将其分频得到计数器计数频率和序列检测器检测序列频率-The system uses a 48MHz clock experimental box as the input clock, to get the counter frequency divider and serial sequence frequency detector
<陈颖> 在 2025-01-30 上传 | 大小:41kb | 下载:0

[VHDL编程r22sdf_bf1

说明:Verilog Implementation of Butterfly 1 of R22SDF algorithm
<Jinu> 在 2025-01-30 上传 | 大小:4kb | 下载:0

[VHDL编程CM

说明:Verilog Implementation of Complex Mutliplier
<Jinu> 在 2025-01-30 上传 | 大小:1kb | 下载:0

[VHDL编程CM_WADDR

说明:Complex multiplier with twiddle factor
<Jinu> 在 2025-01-30 上传 | 大小:1kb | 下载:0

[VHDL编程WDDRGEN

说明:Address generation for twiddle factors
<Jinu> 在 2025-01-30 上传 | 大小:1kb | 下载:0

[VHDL编程WROM

说明:Twiddle factors in ROM
<Jinu> 在 2025-01-30 上传 | 大小:1kb | 下载:0

[VHDL编程shuzizhong

说明:数字钟,校时较分,显示,用元件例化写的vhdl文件,两个24进制,1个60进制计数器-Digital clock, when the school over the points, show cases with elements of writing vhdl file, two 24-band, a 60-ary counter
<范天恩> 在 2025-01-30 上传 | 大小:457kb | 下载:0

[VHDL编程lcd12864

说明:用FPGA来驱动LCD12864,VHDL语言编写的。-Using FPGA to drive LCD12864,VHDL language
<文辺> 在 2025-01-30 上传 | 大小:1kb | 下载:0

[VHDL编程jiaotongdeng

说明:理想状态的四路交通灯设计,用CPLD/FPGA驱动的,时间可以更改。-Ideal state of four traffic lights design, CPLD/FPGA-driven, time can be changed.
<文辺> 在 2025-01-30 上传 | 大小:1kb | 下载:0

[VHDL编程music

说明:用verilog写的《天空之城》的乐曲,内容详细清楚,适合初学者入门-Written by verilog " Laputa" music, detailed clear for beginners
<fyf> 在 2025-01-30 上传 | 大小:1.7mb | 下载:0

[VHDL编程verilog_CPU

说明:用verilog写的RISC_CPU,描述文件很详尽,含有测试文件-Written by verilog RISC_CPU, very detailed descr iption of the file containing the test file
<fyf> 在 2025-01-30 上传 | 大小:989kb | 下载:0
« 1 2 ... .89 .90 .91 .92 .93 3394.95 .96 .97 .98 .99 ... 4311 »

源码中国 www.ymcn.org