[VHDL编程] yuanma1

说明：出租车计费器的设计源代码，很有用的哦。希望大家一起分享下。-Taxi meter design source code, very useful oh. Hope to share with everyone the next.
<黎明毅辉> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] NIOS_I2C_SD2405

说明：基于NIOS的I2C总线，SD2405实时时钟芯片读写代码。-I2C-bus based NIOS, SD2405 real-time clock chip to read and write code.
<ZZ> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] NIOS_I2C_SD2405_AT24C128

说明：基于NIOS的I2C总线，AT24C128和SD2405实时时钟芯片混合编程驱动。在I2C地址选择处有经典用法！-I2C-bus based NIOS, AT24C128, and SD2405 hybrid programming driven real time clock chip. I2C address selection in the Department has the classic usage!
<ZZ> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] arm6verilog

说明：arm6 verilog core very good 欢迎下载-arm6 verilog core
<yzhang> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] CIC

说明：CIC IP core实现结构中自动生成的接口代码,基于软件无线电的应用，在毕业论文中已使用过。-CIC IP core to achieve the structure of the interface code automatically generated, based on software radio applications, has been used in the thesis.
<黄顺涛> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] sdramc_controller

说明：sdram 控制器 用verilog语言实现 可综合-sdram controller can be integrated with the verilog language
<alins> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] IIR(vhdl)

说明： 基于fpga的数字滤波器设计的vhdl源代码-Fpga digital filter design based on the vhdl source code
<sunnyhp> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] multiplier

说明：This file implemented a multiplier in VHDL
<terry> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] vhdl

说明：这是基于VHDL设计的抢答器 通过抢答者的指示灯显示、数码显示和警示显示等手段指示出第一抢答者-This is based on VHDL design Responder Responder' s light show through a digital display and warning display means of the First Responder who directed
<郭东山> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] PULSE

说明：这是一个将6组并行数据串行输出的VHDL源码，配合外部电路可以输出正负脉冲，还附有逻辑图哦。-This is a group of parallel data to serial output 6 of the VHDL source code, with the external circuit can output positive and negative pulses, also with a logic diagram oh.
<forget19> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] Solutions

说明：`timescale 1ns / 1ps module AND_OR(INP, OUT1) input [3:0] INP output OUT1 wire SIG1, SIG2 MY_AND2 U0 (.A(INP[0]), .B(INP[1]), .C(SIG1)) MY_AND2 U1 (.A(INP[2]), .B(INP[3]), .C(SIG2)) MY
<qweabc> 在 2025-02-05 上传 | 大小：7kb | 下载：0

[VHDL编程] memory_testbench_systemverilog

说明：memory_testbench using systemverilog
<mhjohnson> 在 2025-02-05 上传 | 大小：7kb | 下载：0