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[VHDL编程] Verilog 设计技巧
说明:本文介绍了使用verilog语言进行硬件设计的一些基本技巧-This paper describes the use of Verilog hardware design language, the basic skills<孙文福> 在 2025-02-05 上传 | 大小:8kb | 下载:0
[VHDL编程] codestream
说明:设计一个模块,从一个窜行数据流里检测出码流“11100”,这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch<许嘉璐> 在 2025-02-05 上传 | 大小:8kb | 下载:0
[VHDL编程] muxplusii --vhdl 经典程序
说明:用VHDL编写的数字时钟,可变宽度脉冲产生器-prepared using VHDL digital clock, Variable width pulse generator, etc.<vhdp> 在 2025-02-05 上传 | 大小:8kb | 下载:0
[VHDL编程] Verilog_Single_Cycle_CPU_check
说明:用verilog写的一个单周期cpu,用于计组实验(A single cycle CPU written in Verilog for group experiment.)<RogerBryant> 在 2025-02-05 上传 | 大小:9kb | 下载:0
[VHDL编程] Image Steganography_VHDL
说明:Complete VHDL codes for Image Steganography project<gsrwork2017@gmail.com> 在 2022-02-17 上传 | 大小:8.66kb | 下载:0