[VHDL编程] uart的verilog源代码

说明：

简化的uart设计：uart是一种广泛使用的串型数据传输协议，允许在串行链路上进行全双工通信。

<yingkeli> 在 2008-11-14 上传 | 大小：40.5kb | 下载：0

[VHDL编程] de_mux

说明：一个用VerilogHDL语言编写的多路解复用器-a Verilog HDL language used in the preparation of multi-channel demultiplexer
<胡东> 在 2025-02-26 上传 | 大小：40kb | 下载：0

[VHDL编程] edaTimer

说明：数字钟的主要功能有年月日时分秒的显示输出功能和对日期及时间进行设置的功能，还可以有整点报时等功能。设计数字钟的核心问题是时钟日期的自动转换功能。即自动识别不同月份的天数的控制。据此可以设计一个如图所示结构的数字钟，该数字钟包括校时模块、月份天数处理模块、时分秒计时模块、年月日模块和输出选择模块。在本实验中，只进行了简单的数字时分秒设计，其他部分还有待下一步改进。-digital clock is the main function Mi
<wangpeng> 在 2025-02-26 上传 | 大小：40kb | 下载：0

[VHDL编程] multiplier

说明：Area-efficient architectures for double precision multiplier on FPGA, with run-time-reconfigurable dual single precision support
<mehdi> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] sayeh

说明：The SAYEH (Simple Architecture, Yet Enough Hardware) is a processor architecture that has been developed by Navabi in [1] for experimental and teaching purposes. As the name implies it is a “simple” architecture but cont
<jiang nan> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] prj_button_anti_shake

说明：按键消抖的fpga程序，code is based on verilog language, it is practical, we hope to help
<李丽> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] seller_moore

说明：用Verilog实现十六进制计数器。内含有整个完整工程。包括tb文件。-realiaztion of timer16 using verilog
<朴巍> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] freq_meter

说明：freq_meter for amb sysmtem
<Atefeh> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] an-102104-keybrd

说明：VHDL 键盘一些有用的学习资料, 真的很有价值-VHDL KEY BOARD
<jonson> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] eetop.cn_数字IC面试题__8.3整理

说明：数字ic面试题目以及一些面试的经验，帮助ic设计工作者找到人生中的第一份工作(Digital IC interview)
<huaio > 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] ALU

说明：this verilog code is alu. which is perform addition and sub,mul,div
<munidora > 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] degree_of_distortion

说明：基于FPGA开发板和AD/DA板设计了一个数字化失真度测量仪(A digital distortion measuring instrument is designed based on FPGA development board and AD/DA board.)
<喑哑无言> 在 2025-02-26 上传 | 大小：41kb | 下载：0