[VHDL编程] QPSK

说明：基于FPGA的QPSK调制解调电路设计与实现 -QPSK
<冯晓昊> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] speaker

说明：基于VHDL的乐曲演奏电路，完整的Quartusii编程，经测试完全成功，初学者入门好帮手，读者打开即可使用-VHDL-based music concert circuit, complete Quartusii programming, tested a total success, a good helper for beginners entry, readers can use to open
<周殿凤> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] led_display

说明：数码管的静态显示，本代码仅供交流学习，未经同意不得用于其它商业用途。-hao hao
<陈林泉> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] Nios2_SCH

说明：Nios2_SCH 原理图，可以参考设计-Nios2_SCH schematic, you can reference design
<bj> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] EDA1

说明：掌握Quartus II 的VHDL 文本设计的全过程； （2）熟练和掌握EDA设计流程；熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果。 （3）学习PH-1V型实验装置上发光二极管和按键的使用方法。 -Quartus II VHDL text grasp of the whole process of design (2) skilled and master the EDA design flow fam
<维吉尔> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] vhdlsourcecode

说明：some vhdl sourcecode,just for freshmen to read
<chenjiada> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] FSK

说明：频移键控FSK的Verilog实现，带测试文件，并在FPGA开发板上成功验证-Frequency Shift Keying FSK the Verilog implementation, with the test file, and successfully verified in FPGA development board
<wang> 在 2025-02-26 上传 | 大小：41kb | 下载：2

[VHDL编程] _3_rider_led

说明：verilog流水灯源码，适合初学者，cyclone-water light source verilog
<光芒电子> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] _4_water_led

说明：这是verilog写的流水灯源码，适合初学者做实验用-It is written in verilog water light source, suitable for beginners to experiment with
<光芒电子> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] decoder

说明：vhdl code for decoder
<bobby> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] Shannon-expansion-of-Boolean-logic

说明：香农扩展即布尔逻辑扩展，是卡诺逻辑化简的反向运算。香农扩展相当于逻辑复制，提高频率；而卡诺逻辑化简相当于资源共享，节约面积-Shannon expansion of Boolean logic or extension, is simply the reverse Carnot logical operations. Shannon expansion is equivalent to the logical replication,
<李拉> 在 2025-02-26 上传 | 大小：41kb | 下载：0

[VHDL编程] Example-4-8

说明：always模块的敏感表为电平敏感信号的组合逻辑电路 这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。在always模块中可以使用if…else…、case、 for循环等各种RTL关键字结构 assign等语句描述的组合逻辑电路 这种形式的组合逻辑电路适用于
<林立> 在 2025-02-26 上传 | 大小：41kb | 下载：0