资源列表

« 1 2 ... .28 .29 .30 .31 .32 2333.34 .35 .36 .37 .38 ... 4311 »

[VHDL编程dianti

说明: 1、 每层电梯的入口处设有上下请求开关,电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式(上升或下降)指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后,经过1s电梯打开,开门只是灯亮,开门4s后,电梯门关闭(关门指示灯灭),电梯继续运行,直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号,并
<李辉> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程bug

说明:软件bug统计分析相关书籍,说明各类bug统计的一些方法-bug
<lis> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程Jewish

说明:乍一看书名,许多读者可能会感到奇怪:为什么说左手犹太人右手温州人呢?为什么不是其他人?近二千年来,即使有颠沛流离,即使被驱赶打压,犹太商人还是整个商业世界的龙头老大,漫长的历史长河中,印度商人、中国商人、*商人都曾风云一时,但他们都只能屈居于犹太商人的阴影下。-At first glance the title, many readers might wonder: Why is the Jews left hand Wenzhou i
<Bagger> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程vhdl

说明:检测一组或多组又二进制码组成的脉冲序列信号,当序列检测器连续收到一组或多组序列信号,如果与预先设置的码相同的时候,输出1,否则输出0. -Detection of one or more group was composed of binary code pulse train signal, when the sequence detector continuous sequence of one or more groups r
<venny> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程_9_lcd1602_test

说明:基于nios 的ker isr模板工程,用户可以根据此工程来开发ker程序-Based on the ker isr nios template project, the user can program this project to develop ker
<光芒电子> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程12

说明:Verilog HDL应用程序设计实例精讲源码-Verilog HDL design example application source code Jingjiang
<田七> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程biaojueqi

说明:四路表决器。原理图设计。经过时序仿真验证。-Four voting machine. Schematic design. After a timing simulation.
<陈泽辉> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程test_verilog

说明:verilog编程实践,内含多个实例,均已在modelsim下编译通过-a simulation
<zsl> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程xiangweicha

说明:相位差可调信号发生器单片机程序,希望对初学者有帮助-Adjustable phase difference signal generator chip program, hope helpful for beginners! ! ! ! !
<小韦> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程fuzzy-control

说明:智能循迹小车,能够实现智能循黑线,希望能有帮助-Intelligent tracking car, can be achieved through intelligent black line, hoping to help
<lee> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程YiSiWei-counter-

说明:实现使能输入及异步清零的增一四位计数器,即要求在1111实现清零,且进位是1 -Realize that can input and asynchronous reset the increasing of YiSiWei counter
<cxl> 在 2025-03-17 上传 | 大小:122kb | 下载:0

[VHDL编程encode

说明:FPGA060 verilog 编码器实验及文档-the Verilog FPGA060 experiments and documentation of the encoder
<123456> 在 2025-03-17 上传 | 大小:122kb | 下载:0
« 1 2 ... .28 .29 .30 .31 .32 2333.34 .35 .36 .37 .38 ... 4311 »

源码中国 www.ymcn.org