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[VHDL编程] XilinxOneWireInterface
说明:Xilinx公司的1 wire接口HDL源代码,可以用来读取1 wire的rom。-Xilinx Inc. 1 wire interface to HDL source code, can be used to read the 1 wire in the rom.<YongZhiLi> 在 2025-04-08 上传 | 大小:156kb | 下载:0
[VHDL编程] verilog_exsample
说明:verilog入门学习代码,保证让你一看就会用VERIOLG-Introduction to learning verilog code, ensure that you will use VERIOLG a look<lys> 在 2025-04-08 上传 | 大小:156kb | 下载:0
[VHDL编程] clkdivverilog
说明:用VerilogHDL实现一个分频器,程序已经通过EPM240测试-With VerilogHDL implement a separate frequency device, the program has passed EPM240 test<jiajinying> 在 2025-04-08 上传 | 大小:156kb | 下载:0
[VHDL编程] async_fifo
说明:async_fifo,与VHDL相关,硬件开发相关,FPGA相关,够了-async_fifo, and VHDL-related, hardware related to the development, FPGA related enough<hong> 在 2025-04-08 上传 | 大小:156kb | 下载:0
[VHDL编程] Watermarking_While_Preserving_The_Critical_Path.ra
说明:Watermarking While Preserving The Critical Path<tao> 在 2025-04-08 上传 | 大小:156kb | 下载:0
[VHDL编程] clkdivverilog
说明:Verilog的时钟分频程序 基于EPM240的入门实验 特权同学-Verilog program the clock frequency of entry based on experimental privileged students EPM240<kevin> 在 2025-04-08 上传 | 大小:156kb | 下载:0